一个异或门可以使一个Slice实现 2bit全加操作？

啵啵

  看博客时看到以下一段话：Slice是Xilinx公司定义的基本逻辑单位，其内部结构如图1-4所示，一个Slice由两个4输入的函数、进位 逻辑、算术逻辑、存储逻辑和函数复用器组成。算术逻辑包括一个异或门（XORG）和一个专用与门（MULTAND），一个异或门可以使一个Slice实现 2bit全加操作，专用与门用于提高乘法器的效率；进位逻辑由专用进位信号和函数复用器（MUXC）组成，用于实现快速的算术加减法操作；4输入函数发生 器用于实现4输入LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的两个输入函数为6输入，可以实现6输入LUT或 64比特移位寄存器）；进位逻辑包括两条快速进位链，用于提高CLB模块的处理速度（原文链接：https://blog.csdn.net/Times_poem/article/details/51351997）

“一个异或门可以使一个Slice实现 2bit全加操作”这句话怎么理解？
如何实现2bit的全加器？

asic_service

4-input LUT可以实现4bit输入的任何组合逻辑功能；
6-inputLUT可以实现6bit输入的任何组合逻辑功能；

你一个2bit的全加器，有5bit输入。可以用一个6-input LUT实现。至于4-input是否可以，你应该可以自己推断了。

回答完，发了数字IC设计课程链接：

推荐个数字IC设计深度入门课（12从业经验工程师主讲）： 试听：https://ke.qq.com/course/379407?tuin=64ce5e2a 基本单元电路结构：https://ke.qq.com/course/379544?tuin=64ce5e2a 跨时钟域设计：https://ke.qq.com/course/386895?tuin=64ce5e2a STA时序分析基础：https://ke.qq.com/course/390121?tuin=64ce5e2a

啵啵

我的理解：对于串行加法器我觉得不需要异或门，两个4输入的LUT，可以一个做低位全加器（三输入，两个加数的低位（X[0],Y[0]），低位进位C0），输出为低位和S[0]加高位进位C[1],另一个可以做高位全加器（三输入，两个加数的低位（X[1],Y[1]，高位进位C[1]，输出为高位和S[1]和更高位进位C[3].

yangyuf1

自己写个代码，用vivado综合一下就可以验证了。

啵啵

1.以下是1BIT全加器综合后的逻辑电路，可以看出使用的两个3输入的LUT(实际是6输入的LUT) ，每一个LUT的结果作为一个输出。    2.以下是2BIT的超前进位加法器电路图，综合之前设置面积优先或者速度优先，综合的结构都是一样的，可以看出使用3个LUT




3.至此我还没有理解一个异或门加一个SLICE(内含两个4输入LUT)怎么做到2BIT全加器！

啵啵

1.1BIT全加器的代码

1. module Receiver(
   
2. A,B,CI,SUM,CY);
   
3. input A,B;
   
4. input CI;
   
5. output wire SUM;
   
6. output wire CY;
   
7. 
   
8. assign {CY,SUM} = A + B + CI;
   
9. 
   
10. endmodule
    
11. 
    

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2.2BIT全加器的代码：

1. module Receiver(
   
2. A,B,CI,SUM,CY);
   
3. input [1:0]A,B;
   
4. input CI;
   
5. output wire [1:0]SUM;
   
6. output wire CY;
   
7. 
   
8. assign {CY,SUM} = A + B + CI;
   
9. 
   
10. endmodule
    
11. 
    

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