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[原创] 分享两篇IoT方向(分数ADPLL和BLE收发机)的JSSC

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发表于 2018-12-28 10:01:30 | 显示全部楼层 |阅读模式

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本帖最后由 arielless 于 2018-12-28 19:52 编辑

分享两篇我今年12月发的两篇JSSC,这两篇都是JSSC的ISSCC 2018 special issue,两篇ISSCC的ID是session 15.1和28.2。两篇JSSC,一篇是讲的利用新型DTC设计的超低功耗分数ADPLL,另外一篇是讲的利用新型混合环路设计的低功耗蓝牙收发机。两篇文章我们组都买了open access,大家都可以随意下载阅读,同时我也在帖子上附上pdf文件。希望各位一起多多交流!

https://ieeexplore.ieee.org/abstract/document/8536409

https://ieeexplore.ieee.org/abstract/document/8536430

08536409.pdf (4.87 MB, 下载次数: 209 )
发表于 2018-12-28 12:08:52 | 显示全部楼层
回复 1# arielless
楼主真牛! 而且乐于分享! 不懂ADPLL,能否请教一下digital loop filter和DCO coarse tune用的是同源时钟吗? 如果不是同源,需要做同步吗? digital loop filter和DCO DSM肯定是不同时钟,那中间是否做了同步? 谢谢指教
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 楼主| 发表于 2018-12-28 12:31:14 | 显示全部楼层
回复 2# knockknock


    不需要同步的,本质上fll和pll可以分开独立设计。
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发表于 2018-12-28 13:10:49 | 显示全部楼层
回复 3# arielless


   哦哦,PLL中DSM和DLF也是不需要同步吗? 直接高频时钟去采DLF的低速输出?
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发表于 2018-12-28 19:16:21 | 显示全部楼层
thanks
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 楼主| 发表于 2018-12-28 19:51:13 | 显示全部楼层
回复 4# knockknock


    这俩时钟不能说同步的关系,但是他们之间有一定的关系来避免一些不必要的spur和noise degradation,你可以看Staszewski的那本书,里面有写这个高频时钟的设计。
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发表于 2018-12-29 21:38:28 | 显示全部楼层
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发表于 2018-12-30 10:35:21 | 显示全部楼层
非常感謝~~~~
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发表于 2018-12-31 11:01:39 | 显示全部楼层
作者上线,牛逼,点赞
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发表于 2018-12-31 21:05:39 | 显示全部楼层
回复 6# arielless


   谢谢
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