post simulation 中的问题

494693243 · 发表于 2018-7-27 14:33:16

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在仿真中遇到timing violation，完全看不懂什么意思，
谁能用语言描述一下下面的 timing violation 什么意思
$setuphold( posedge CK &&& RB : 48576 ps, negedge D :48463 ps, limits: ( 203 ps, 2 ps ) ) ;

liuchaogogo · 发表于 2018-8-16 19:10:47

在verilog协议标准协议上有介绍，就是不满足建立时间保持时间。

[求助] post simulation 中的问题

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