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[讨论] modelsim 仿真会产生毛刺?

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发表于 2018-7-6 17:46:13 | 显示全部楼层 |阅读模式

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本帖最后由 luoyanghero 于 2018-7-6 17:52 编辑

环境:modelsim 10.2c 32bit; debussy5.4; win7 x64 OS.
blk_done_p功能仿真为什么会产生毛刺?DLY为1 or 0 都有.
这样有危险吗,如果有,如何避免?
11.png



`ifndef DLY
`define DLY 0
`endif
module test_glitch (
//Inputs
clk_bus, brst_n,

//Outputs
tile_done_p);

input clk_bus;//clock
input brst_n;//reset

output tile_done_p;

reg [1:0] cnt_h;
reg [3:0] cnt_w;
wire blk_done_p;
wire blky_row_done_p;
wire [1:0] enable;
wire frame_init_p;

assign frame_init_p = 1'b0;
assign enable[1:0] = 2'b11;
always @(posedge clk_bus or negedge brst_n) begin
if (!brst_n) begin
cnt_w <= #`DLY 4'd0;
end
else if (frame_init_p) begin
cnt_w <= #`DLY 4'd0;
end
else if(blky_row_done_p)begin
cnt_w <= #`DLY 4'd0;
end
else if(enable[0])begin
cnt_w <= #`DLY cnt_w + 1'b1;
end
end
always @(posedge clk_bus or negedge brst_n) begin
if (!brst_n) begin
cnt_h <= #`DLY 2'd0;
end
else if (frame_init_p) begin
cnt_h <= #`DLY 2'd0;
end
else if(blk_done_p)begin
cnt_h <= #`DLY 2'd0;
end
else if(blky_row_done_p)begin
cnt_h <= #`DLY cnt_h + 1'b1;
end
end
assign blky_row_done_p = enable[0] & (cnt_w == 15);
assign blk_done_p = blky_row_done_p & (cnt_h == 2'd3);
endmodule

////This is the sim.do script; flist.f have the test_glitch.v file.
//vlib work
//vlog -timescale "1ns/1ps" -f flist.f
//vsim work.tb_top
//run -all
//quit

 楼主| 发表于 2018-7-7 09:32:53 | 显示全部楼层
回复 1# luoyanghero
这个glich是真实存在的,因为blk_done_p 会decoding多个信号(cnt的多个bit)。在使用blk_done_p时只能当做同步信号来使用(实际上也是如此。),若要当做异步信号来使用,需要使用时钟采样blk_done_p.
发表于 2020-3-18 13:49:35 | 显示全部楼层

很好的话题 , 非常感谢
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