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[求助] 求助各位大神 本人刚学版图

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                  ##         C A L I B R E    S Y S T E M         ##
                  ##                                              ##
                  ##             L V S   R E P O R T              ##
                  ##                                              ##
                  ##################################################



REPORT FILE NAME:         123.lvs.report
LAYOUT NAME:              /home/xnj/csmcfile/m3524/libs/m3524/inv/lvs/123.sp ('123')
SOURCE NAME:              /home/xnj/csmcfile/m3524/libs/m3524/inv/lvs/123.src.net ('123')
RULE FILE:                /home/xnj/csmcfile/m3524/libs/m3524/inv/lvs/_cal35head.lvs_
CREATION TIME:            Thu Oct 12 21:17:34 2017
CURRENT DIRECTORY:        /home/xnj/csmcfile/m3524/libs/m3524/inv/lvs
USER NAME:                xnj
CALIBRE VERSION:          v2011.2_34.26    Wed Jul 6 05:20:56 PDT 2011



                               OVERALL COMPARISON RESULTS



                 #   #         ########################  
                  # #          #                      #  
                   #           #     NOT COMPARED     #  
                  # #          #                      #  
                 #   #         ########################  


  Error:    Different numbers of ports.
  Error:    Power or ground net missing.


**************************************************************************************************************
                                      CELL  SUMMARY
**************************************************************************************************************

  Result         Layout                        Source
  -----------    -----------                   --------------
  NOT COMPARED   123                           123



**************************************************************************************************************
                                      LVS PARAMETERS
**************************************************************************************************************


o LVS Setup:

   // LVS COMPONENT TYPE PROPERTY
   // LVS COMPONENT SUBTYPE PROPERTY
   // LVS PIN NAME PROPERTY
   LVS POWER NAME                         "VCC" "VDD" "vdd!"
   LVS GROUND NAME                        "VSS" "GND" "GROUND" "gnd!"
   LVS CELL SUPPLY                        NO
   LVS RECOGNIZE GATES                    ALL
   LVS IGNORE PORTS                       NO
   LVS CHECK PORT NAMES                   YES
   LVS IGNORE TRIVIAL NAMED PORTS         NO
   LVS BUILTIN DEVICE PIN SWAP            YES
   LVS ALL CAPACITOR PINS SWAPPABLE       YES
   LVS DISCARD PINS BY DEVICE             NO
   LVS SOFT SUBSTRATE PINS                NO
   LVS INJECT LOGIC                       YES
   LVS EXPAND UNBALANCED CELLS            YES
   LVS FLATTEN INSIDE CELL                NO
   LVS EXPAND SEED PROMOTIONS             NO
   LVS PRESERVE PARAMETERIZED CELLS       NO
   LVS GLOBALS ARE PORTS                  YES
   LVS REVERSE WL                         NO
   LVS SPICE PREFER PINS                  NO
   LVS SPICE SLASH IS SPACE               YES
   LVS SPICE ALLOW FLOATING PINS          YES
   // LVS SPICE ALLOW INLINE PARAMETERS     
   LVS SPICE ALLOW UNQUOTED STRINGS       NO
   LVS SPICE CONDITIONAL LDD              NO
   LVS SPICE CULL PRIMITIVE SUBCIRCUITS   NO
   LVS SPICE IMPLIED MOS AREA             NO
   // LVS SPICE MULTIPLIER NAME
   LVS SPICE OVERRIDE GLOBALS             NO
   LVS SPICE REDEFINE PARAM               NO
   LVS SPICE REPLICATE DEVICES            NO
   LVS SPICE SCALE X PARAMETERS           NO
   LVS SPICE STRICT WL                    NO
   // LVS SPICE OPTION
   LVS STRICT SUBTYPES                    NO
   LVS EXACT SUBTYPES                     NO
   LAYOUT CASE                            NO
   SOURCE CASE                            NO
   LVS COMPARE CASE                       NO
   LVS DOWNCASE DEVICE                    NO
   LVS REPORT MAXIMUM                     50
   LVS PROPERTY RESOLUTION MAXIMUM        32
   // LVS SIGNATURE MAXIMUM
   // LVS FILTER UNUSED OPTION
   // LVS REPORT OPTION
   LVS REPORT UNITS                       YES
   // LVS NON USER NAME PORT
   // LVS NON USER NAME NET
   // LVS NON USER NAME INSTANCE

   // Reduction

   LVS REDUCE SERIES MOS                  NO
   LVS REDUCE PARALLEL MOS                YES
   LVS REDUCE SEMI SERIES MOS             NO
   LVS REDUCE SPLIT GATES                 YES
   LVS REDUCE PARALLEL BIPOLAR            YES
   LVS REDUCE SERIES CAPACITORS           YES
   LVS REDUCE PARALLEL CAPACITORS         YES
   LVS REDUCE SERIES RESISTORS            YES
   LVS REDUCE PARALLEL RESISTORS          YES
   LVS REDUCE PARALLEL DIODES             YES
   LVS REDUCTION PRIORITY                 PARALLEL

   LVS SHORT EQUIVALENT NODES             NO

   // Trace Property

   TRACE PROPERTY  mn(n)  l l 0
   TRACE PROPERTY  mn(n)  w w 0
   TRACE PROPERTY  mn(nf)  l l 0
   TRACE PROPERTY  mn(nf)  w w 0
   TRACE PROPERTY  mn(nd)  l l 0
   TRACE PROPERTY  mn(nd)  w w 0
   TRACE PROPERTY  mn(ng)  l l 0
   TRACE PROPERTY  mn(ng)  w w 0
   TRACE PROPERTY  mp(p)  l l 0
   TRACE PROPERTY  mp(p)  w w 0
   TRACE PROPERTY  mp(pd)  l l 0
   TRACE PROPERTY  mp(pd)  w w 0
   TRACE PROPERTY  q(pn)  a a 0
   TRACE PROPERTY  q(p2)  a a 0
   TRACE PROPERTY  q(p3)  a a 0
   TRACE PROPERTY  d(dn)  a a 0
   TRACE PROPERTY  d(dm)  a a 0
   TRACE PROPERTY  d(dp)  a a 0
   TRACE PROPERTY  d(dc)  a a 0
   TRACE PROPERTY  d(dk)  a a 0
   TRACE PROPERTY  d(da)  a a 0
   TRACE PROPERTY  d(db)  a a 0
   TRACE PROPERTY  c(c1)  c c 0
   TRACE PROPERTY  r(rt)  r r 0
   TRACE PROPERTY  r(rs)  r r 0
   TRACE PROPERTY  c(cm)  c c 0
   TRACE PROPERTY  r(rw)  r r 0
   TRACE PROPERTY  r(an)  r r 0
   TRACE PROPERTY  r(ap)  r r 0
   TRACE PROPERTY  r(po)  r r 0
   TRACE PROPERTY  r(pl)  r r 0
   TRACE PROPERTY  r(ph)  r r 0



                   CELL COMPARISON RESULTS ( TOP LEVEL )



                 #   #         ########################  
                  # #          #                      #  
                   #           #     NOT COMPARED     #  
                  # #          #                      #  
                 #   #         ########################  


  Error:    Different numbers of ports (see below).
  Error:    Power net missing in layout. Ground net missing in layout.

LAYOUT CELL NAME:         123
SOURCE CELL NAME:         123

--------------------------------------------------------------------------------------------------------------

INITIAL NUMBERS OF OBJECTS
--------------------------

                Layout    Source         Component Type
                ------    ------         --------------
Ports:              0         5    *

Nets:               4         6    *

Instances:          2         2         MN (4 pins)
                     2         2         MP (4 pins)
                ------    ------
Total Inst:         4         4


NUMBERS OF OBJECTS AFTER TRANSFORMATION
---------------------------------------

                Layout    Source         Component Type
                ------    ------         --------------
Ports:              0         5    *

Nets:               3         5    *

Instances:          1         0    *    MP (4 pins)
                     0         1    *    _nand2v (5 pins)
                     1         0    *    _smn2v (4 pins)
                ------    ------
Total Inst:         2         1


       * = Number of objects in layout different from number in source.



**************************************************************************************************************
                               INFORMATION AND WARNINGS
**************************************************************************************************************


o Statistics:

   2 layout mos transistors were reduced to 1.
     1 mos transistor was deleted by parallel reduction.


**************************************************************************************************************
                                         SUMMARY
**************************************************************************************************************

Total CPU Time:      0 sec
Total Elapsed Time:  0 sec

版图上面端口没标吧

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版图上面端口没标
wwaaaawwwwwwww

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版图没有打PORT,或者PORT层次不对

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回复 4# sy@luobiancheng


    能再指教一下么,刚开始学不太懂啊,拜托了
1724C384-5E7F-41AB-9EFA-5E1219108ED1.jpeg

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回复 5# 少说多笑


   port用的是哪一层打的?

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回复 6# sy@luobiancheng


  用metal相对应的text层

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先让电源识别到就不会"NOT COMPARE"了,看你的图是打了text没有识别到,应该还是层次有问题,可以看看你用的制程是用哪层layer打label

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