如何用Verilog-a对熔丝（fuse）建模？

wjx197733

自己编写了一个verilog-a程序，用来对熔丝（fuse）建模，在电流大于1mA时熔丝要烧断。但dc仿真却不收敛，主体程序如下：
module fuse(vp,vn)
   electrical vp,vn;
   parameter real r=1k;
   Analog begin
     if(I(vp,vn)>1m) begin
       I(vp,vn)<+0;
     end

     else begin
       V(vp,vn)<+r*I(vp,vn);
     end
   end
endmodule

仿真发现电流超过1m时，程序就在
if(I(vp,vn)>1m) begin
       I(vp,vn)<+0;
end
这个语句产生不收敛。

请教大家，如何用Verilog-a对fuse建模呢？

zcg0697

模型过于理想很容易不收敛
可以设置Ron = 1k, Roff = 10M。
更好的办法是用tanh函数来平滑电阻变化。

wjx197733

感谢楼上的回复。自己又修改了一下，仿真通过了。
module fuse(vp,vn)
   electrical vp,vn;
   parameter real r=1k;   integer   rstate;
   analog begin
     @(initial_step) begin//只在程序开始仿真时执行一次
        rstate=(V(vp)<2)?1:0;//此语句必须放在initial中，否则程序在每个仿真点都会执行该语句，导致vp<2时rstate又为1，即本来
     end                              //熔断的fuse又恢复了
     if(V(vp)>2&&V(vp,vn)/r>1m) begin//此语句中的V(vp,vn)/r不能用 I(vp,vn)代替，否则不收敛
       rstate=0;
     end

     if(rstate==0)begin
       I(vp,vn)<+0;
     end
     else begin
       V(vp,vn)<+r*I(vp,vn);
     end
   end
endmodule

s2618017

回复 2# zcg0697

高手~~

andy2000a

感谢楼上的回复。自己又修改了一下，仿真通过了。
module fuse(vp,vn)
   electrical vp,vn;
   paramet ...
wjx197733 发表于 2017-4-19 21:19

                               
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请问
fuseoff
阻抗多少是哪边设定
?

andy2000a

感谢楼上的回复。自己又修改了一下，仿真通过了。
module fuse(vp,vn)
   electrical vp,vn;
   paramet ...
wjx197733 发表于 2017-4-19 21:19

                               
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单独跑
verilogA fuse
model 不会流过电流阿,

一般应verilogA
是
fuse 电流
>1ma 烧断吗?

wjx197733

回复 6# andy2000a


   烧断电流的大小由工艺厂提供

zacknight

wjx197733 发表于 2017-4-19 21:19
感谢楼上的回复。自己又修改了一下，仿真通过了。
module fuse(vp,vn)
   electrical vp,vn;

谢谢楼主，正在学习这方面的内容，帮助很大~

太阳0O

为啥我一个没变 复制过去 报了个语法错误 自闭了

太阳0O

有没大佬知道原因 ，为啥我复制过去 报了个语法错误