bandgap测试结果离散性很大，请各位大神支招

2008ql

今天又了测了一些，大概有70颗了，做了下统计分析，平均值到了1.28V，均方差130mV.
应该不会有漏电，测试没有发现奇怪的电流，分析上没有发现PN正偏或击穿的情况，如果有漏电，结果也应该往一个方向偏，不知理解对不对。

fuyibin

不知道具体是什么工艺。看了一下大概有几点问题。
（1）结构问题，PTAT+CTAT认为增加了CTAT branch，增加了一路mismatch，如果不是对CTAT有要求，完全没有必要这么做。
（2）电阻L=0.5um太小了，以tsmc65nm为例，L最小做到0.4um，但是要做match和控制方块电阻的情况下，没人会用最小的L，一般PDK调出来的defualt L=2um是比较常用的，L=1um也能接受，而且L大一点，W也会大，电阻面积大，对控制电阻比例关系有帮助。
（3）PMOS电流镜size不算大，HV的MOS match会差一些，就像IO MOS比 core device 差一样。 底下的nmos也要考虑mismatch，VTH的offset直接进了ΔVBE，而这个ΔVBE才54mV
（4）通常来说，高压下的bandgap更容易做，有更大的headroom可以利用。要在1V supply下做，会痛苦一点点。

semico_ljj

看一看先

2008ql

回复 12# fuyibin

用的是55nm工艺,电阻W最小做到0.4um。

TianBian365

回复 10# 2008ql

你关注的问题没错，正常工作没有问题，要注意上电过程。。比如非常快速上电。。会担心低压pmos管子问题，在实际应用中会有latch保护。 但由于一般电源上电不会快的离谱的nS级，所以内部上电一般可用。回到楼主电路，在我看来至少ｎｍｏｓ使用完全没有问题。

huangniuniu

CASCODE 电流镜低压在上面，高压在下，高压是开关，只是VDS高压，设计中注意VGS保护，同时注意瞬态。

JohnHilo

偏差的主要来源：
1：最上面的PMOS，和bjt上面的NMOS，假设这两个合起来产生5mV的偏差，就会在输出产生50mV的偏差，现在有两个支路，偏差会到70mV；
2：电流镜的偏差，假设2.5%，那么在输出也会产生32mV偏差，结合两路就是45mV；
这样加起来就有115mV了，加上其他的，应该和你实测差不多
建议：所有管子WL同比例加大，那么sigma也能成比例减小。

2008ql

回复 16# huangniuniu

谢谢。这种cascode电流镜的设计理论上应该是可以的。


目前还没有这方面钳位保护的设计经验。


您能不能再推荐一些资料。万分感激。

2008ql

回复 17# JohnHilo

像这种高压PMOS/NMOS，工艺上限制W>=3um，L<=10um，原来PMOS尺寸取2*3um/5um，vdsat约200mV，尺寸同步增大的话，如2*6um/10um，再大的话，vdsat就100mV+了，总感觉这么高的电源，MOS vdast取的太小不合适。另外尺寸增大到2*6um/10um，离散程度会减小多少，没有失配参数，只能靠粗粗地估计了。

JohnHilo

回复 19# 2008ql


   同比例增长宽长比会减小vdsat？