求问，xilinx的门控时钟怎么做时序约束？大神们戳进来

fkl523

       现在综合一个较复杂的设计，其中单片机有个门控时钟产生模块，被其他很多模块例化了很多次，因为不了解内核内部数据传递，就没添加约束，      
       只对其他模块约束了周期，以及不相关时钟之间的TIG，结果在PAR时总是报出很多route466（或route522）WARNING:Route:466 - Unusually high hold time violation detected among 2156 connections. The top 20 such instances are printed below. The router will continue and try to fix it  所列出的20个几乎都是内核内部路径，然会产生后经过很长时间的编译，会产生时序违例，看了下是A时钟到B（B是A门控产生的时钟），   照理说他们两个是同一个时钟，但似乎布线器认为他们是两个时钟了，


   求问怎么对门控时钟进行约束？


   我尝试了BUFGCE来产生门控后的时钟，但由于例化次数过多导致片子资源不够。


   谢谢诸位/抱拳

fkl523

顶一下，来人啊

离场悲剧

A.B本来就是两个clock。
如果自己写的门控，那一般是要求DFF和AND在route的时候靠很近的。
你采用BUFGCE不够？你有多少门控时钟？

fkl523

回复 3# 离场悲剧


   大概50个左右吧，门控是IP提供的，我尝试过直连，结果会影响功能，那怎么约束呢？
你说A，B是两个时钟，但仿真看B和A的周期一模一样，只不过有时会关掉而已。

fascinate_lyd98

能力有限，顶顶。

zhongpeng366

问题解决了吗？