菜鸟请问：关于时钟sdc约束的问题

eda—wdy

回复 9# silencefpga


   分频器后面那三个时钟也要设置clock group吧,还是false path？

silencefpga

回复 11# eda—wdy

  这个 问题是这样的，首先你是如何分频的？ 通过RTL逻辑吗？ 如果是的话，那么那三个时钟最好使用create_clock的方式约束时钟，如果是fpga内部的时钟管理单元的话，就不需要，另外这个三个时钟是在一个时钟产生的，所以是同源时钟，一般来讲不能使用false path， 但是某些特殊应用也可以设置false path。 这个问题能不能设置成false path 是要根据你的逻辑设计来分析的，不能一概而论。

zhengwenjie

首先可以直接create_clock -name  sys_clk $location_sys_clk -period xxx , 至于clk1和clk2是否要create_clock，在你这个例子中并不重要，当然定义为create_clock也不会有问题。

后面分频器出来的三个时钟，如果需要跟sys_clk同步，则使用
create_generated_clock -name a_clk $location_a_clk -source $location_sys_clk -divide_by X
create_generated_clock -name b_clk $location_b_clk -source $location_sys_clk -divide_by Y
create_generated_clock -name c_clk $location_c_clk -source  $location_sys_clk -divide_by Z

如果不需要跟sys_clk同步，则使用
create_clock -name  a_clk $location_a_clk -period xxx
create_clock -name  b_clk $location_b_clk -period yyy
create_clock -name  c_clk $location_c_clk -period zzz

zhengwenjie

回复 11# eda—wdy


   如果a/b/c三个时钟跟sys_clk同步，set_clock_groups -asynchronous \
    -group {sys_clk a_clk b_clk c_clk}

   如果都是异步的，
set_clock_groups -asynchronous \
    -group {sys_clk} \
    -group {a_clk} \
    -group {b_clk} \
    -group {c_clk}

fangwang85

mark 一下

刺客无痕

1、
create_clock -name clk1 -period 4 [get_port clk1]
create_clock -name clk2 -period 2 [get_port clk2]
create_generate_clock -name A_clk1 -div 2 -master clk1 -source [get_port clk1] [get_pins 分频器/a]
create_generate_clock -name B_clk1 -div 4 -master clk1 -source [get_port clk1] [get_pins 分频器/b]
create_generate_clock -name C_clk1 -div 8 -master clk1 -source [get_port clk1] [get_pins 分频器/c]
create_generate_clock -name A_clk2 -add -div 2 -master clk2 -source [get_port clk2] [get_pins 分频器/a]
create_generate_clock -name B_clk2 -add -div 4 -master clk2 -source [get_port clk2] [get_pins 分频器/b]
create_generate_clock -name C_clk2 -add -div 8 -master clk2 -source [get_port clk2] [get_pins 分频器/c]
set_clock_group -logically_exclusive -group {clk1 A_clk1 B_clk1 C_clk1} -group {clk2 A_clk2 B_clk2 C_clk2}
2、
create_clock -name clk1 -period 4 [get_port clk1]
create_clock -name clk2 -period 2 [get_port clk2]
create_clock -name sys_clk -period 2 [get_pins clock_mux/z]
create_generate_clock -name A_clk -div 2 -master sys_clk -source [get_pins clock_mux/z] [get_pins 分频器/a]
create_generate_clock -name B_clk -div 4 -master sys_clk -source [get_pins clock_mux/z] [get_pins 分频器/b]
create_generate_clock -name C_clk -div 8 -master sys_clk -source [get_pins clock_mux/z] [get_pins 分频器/c]
照自己的理解写了2种方式，望大神们指教，第2种总觉得有点怪怪的，会不会影响pr做cts？

sgt