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本帖最后由 eda—wdy 于 2015-9-30 17:08 编辑
这是时钟分频模块,然后各自驱动其他模块,我用create_generated_clock产生分频时钟
直接compile,分频产生时钟都没有约束路径。是不是还需要其他命令。top-down综合
- module clk_div ( resetn, clock, clk1, clk2, clk3, clk4);
- input resetn, clock;
- inout clk1, clk2, clk3, clk4;
- // this is a divide by four clock as clk4
- reg clk1_int, clk2_int, clk3_int, clk4_int;
- wire reset = ~resetn;
- assign clk1 = clk1_int;
- assign clk2 = clk2_int;
- assign clk3 = clk3_int;
- assign clk4 = clk4_int;
- always@(posedge clock or posedge reset)
- begin
- if(reset == 1)
- begin
- clk1_int <= 0;
- clk2_int <= 0;
- clk3_int <= 0;
- clk4_int <= 1;
- end
- else
- begin
- clk1_int <= clk4;
- clk2_int <= clk1;
- clk3_int <= clk2;
- clk4_int <= clk3;
- end
- end
- endmodule
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