DC综合进阶问题——深入探讨脚本综合一些细节问题

xoit

被顶起来的帖子，说说我的看法。

（1）target_library是做mapping，而link_library是对hard IP等link，好与差你指的是setup吧，其实每种库的worst case是不一样的，拿setup来说，可能是slow corner是最差的，hold是fast库最差，power可能是某些另外收费或者非常规的一些库，所以mapping的目的是什么把什么库放在target_libray里，link_library是现有IP的库，很多时候只要和target_library里的PVT一致就好了。估算是基于某些库的，比如根据经验，slow库不用wire load model，放50%的margin可以cover后端的一些步骤的余量。

（2）OCV对于cell的input pin的slew选择和其他模式是不同的，OCV mode对于lib里查找表的选择是有影响的。这种模式在工艺越小影响越大。

（3）现在应该不用了吧，wire load model在28，甚至40差不多就被抛弃了。

（4）当然是模拟interface上比较真实的情况为准。如果大家的interface比较统一，都是带buffer的约定好的，就有某个驱动能力的buffer。

（5）看你的时钟源，设定多就是留更多地余量，有时候没什么意思，还有就是看buffer tree，时钟经过clock tree，这些中继点的clock buffer cell做得很好，那么出来的clock 波形应该很整齐，所以slew比较小，latency只得是clock 长度，综合没有意义，uncertainty在综合时考虑所有后续需要考虑的不确定性之和。比如signoff的uncertainty，routing的uncertainty，cts的uncertainty等等，还有ocv等。

（6）input和output约束都是参考实际interface，可以参考当前工艺库里buffer的值。

（7）hold不能太离谱，ideal情况下是不太会有hold的，仔细想想看，hold的本质原因是skew引起的，既然没有skew，自然hold比较少。

geff

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wanmeibing

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九漏鱼

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