modelsim中'xxx' already declared in this scope (yyy). 错误怎么解决？

huiyuanai3

你这个模块开头变量的声明使用的是verilog-2001的标准，在module后面的括号里面已经声明（列出）的变量，后面就不要再声明他是reg还是wire了。需要写的都写到module后面的括号里面。这样：

1. module xx（
   
2. input wire a;
   
3. output reg b
   
4. ）;
   

复制代码

jincong

谢谢指教

yifug12

GOOD THANKS