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[求助] 为何只有Pmos可以偷ESD-Rule?

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发表于 2012-11-30 14:45:39 | 显示全部楼层 |阅读模式

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在做ESD的layout时,因为面积要求,会偷Pmos的ESD-Rule,减小sab宽度等等;但是Nmos就不会偷;
好像跟Pmos和Nmos的snapback差异有关,但是想不出具体联系了;
求教了!多谢!
 楼主| 发表于 2012-11-30 15:33:17 | 显示全部楼层
好像是P的Esd性能没有N好,N breakdown会比较快,还有那些其他因素或者其他方面考量?
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发表于 2012-11-30 19:17:07 | 显示全部楼层
如图,一般情况下,
Pmos的骤回特性(snapback)不明显,从而可以保证
Vh>Vt1,也就保证了pmos的ESD电流可以均匀的泻放;

相反的是NMOS的骤回特性(snapback)很明显,也就是
Vh<Vt1,也就是NMOS的电流容易不均匀的流动,为了保证
尽量多的NMOS管开启。
在NMOS管的Drain端的salicide block 不能省,也就是Drain
端到PAD的寄生电阻不能省,从而触发其他的NMOS管开启。

Snapback

Snapback


PS:
之所以PMOS与NMOS的寄生三极管出现这么大的差异,主要
还是beta-NMOS>>beta-PMOS(beta=三极管的电流放大倍数)
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发表于 2012-12-3 15:24:58 | 显示全部楼层
回复 1# ynwnono

pmos是pn节正向导通在泻放esd电流,nmos做的结构都是基于BJT的snapback。具体的可以参考相关的书籍,这里说的都比较片面,还有,你可以将cross section画出来看看就明白了
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 楼主| 发表于 2012-12-4 14:43:19 | 显示全部楼层
回复 3# andyjackcao

感谢详细回复,为何不能偷rule已经理解了,是为了均匀开启;
那么为何beta放大倍数会有差,也就是,为何会出现snapback差异的现象?

查到资料说,因为寄生npn的热载流子效应导致,相比pnp,会有更加大的衬底电流,导致发射-基级更加正偏,电流泻放厉害;

不知道大侠们如何理解为何会出现snapback的?
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 楼主| 发表于 2012-12-4 14:51:04 | 显示全部楼层
回复 4# dabing

感谢回复,你讲的这个应该是ESD的原理了;NPN是n - pn先反向击穿,然后寄生npn开启泻放;
但是,PNP是pn - p也应该是反向击穿,再pnp开启泻放才对吧;你所说的“pmos是pn节正向导通在泻放esd电流”也不对吧,除非是V对IO抽电才是你说的情况。
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发表于 2012-12-4 21:31:30 | 显示全部楼层
回复 5# ynwnono
这个寄生的三极管与bipolar工艺做出来的三极管有相似的性质;

bipolar工艺出来的三极管,beta_npn>beta_pnp;
其工艺上的因素对这里寄生的三极管同样有效
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发表于 2012-12-19 11:46:50 | 显示全部楼层
回复 3# andyjackcao


    昨天看《Basic ESD and I/O Design》,也是这么解释的。
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发表于 2012-12-23 00:30:16 | 显示全部楼层



Nmos的body/sub 一般是接低的,所以从I/O到VSS有个反向NP结,触发NMOS snapback,如果从VSS到I/O,就是一个正向的PN结;PMOS的body一般是接高的,所以从I/O到VDD是一个正向的PN结,如果从VDD到I/O就是一个反向的NP结,但因为PMOS没有snapback,同时ESD能力不如NMOS,所以这条路径常常通过旁路的Clmap先到gnd后走下拉的NMOS到I/O。


但是具体电路有具体做法,例如高压的P/Nmos都比较大,不需要clamp支持直接走mos也是可以的。还有从I/O到gnd的路径如果有旁路clamp那么一条“I/O->VDD->gnd”的路径会先于需要snapback的nmos开启。
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发表于 2012-12-23 00:48:20 | 显示全部楼层
回到标题的问题,nmos的sab以及dcp距离一是保证寄生的ballast res能够辅助均匀导通,二是sab防止了esd直接打到gate上。

pmos因为没有snapback,所以多叉指均匀没有问题。距离可以缩小,至于有没有sab我要去查一下(记性差了)
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