关于奇数分频电路的毛刺问题

blueandy · 发表于 2012-10-16 20:37:00

这个我也想知道答案，希望知道的高手给解答一下。。。。。。。

liuycto · 发表于 2012-11-12 14:20:07

可以用异步方式处理吧

tjzcl · 发表于 2012-11-12 16:19:24

也希望能知道答案，学习学习

qiudanyi1 · 发表于 2012-11-14 09:07:20

最好不要这么写分频器，用状态机写比较好，你这样前一级的输出时钟作为下一级的输入时钟会有风险的

harejavahill · 发表于 2012-11-14 11:29:02

本帖最后由 harejavahill 于 2012-11-14 11:30 编辑

module div_3
(
  input clk,
  input reset_l,
  output clk_div_3
);

reg [1:0] cnt_p;
always @(posedge clk)
  if(!reset_l)
cnt_p<=2'b00;
  else if(cnt_p==2'b10)
cnt_p<=2'b00;
  else
cnt_p<=cnt_p+1;

reg p_clk;
always @(posedge clk)
  if(!reset_l)
p_clk<=1'b0;
  else if(cnt_p==2'b01)
p_clk<=1'b1;
  else
p_clk<=1'b0;

reg [1:0] cnt_n;
always @(negedge clk)
  if(!reset_l)
cnt_n<=2'b00;
  else if(cnt_n==2'b10)
cnt_n<=2'b00;
  else
cnt_n<=cnt_n+1;

reg n_clk;
always @(negedge clk)
  if(!reset_l)
n_clk<=1'b0;
  else if(cnt_n==2'b01)
n_clk<=1'b1;
  else
n_clk<=1'b0;

//assign clk_div_3=(cnt_p==2'b01)|(cnt_n==2'b01);

//instance lib gate to avoid glitch
OR2x1 (.y(clk_div),.a(p_clk),.b(n_clk));

endmodule

把代码改成这样也许可行。。。

hover99 · 发表于 2012-11-14 15:15:07

用正时钟沿做2分频，做负沿做4分频，二者异或就得到了3分频时钟，不会有毛刺。

seaboy6 · 发表于 2012-11-15 10:42:42

学无止尽！

cyberly · 发表于 2012-11-16 15:52:39

为什么用 always @(posedge clk)
而不是always @(posedge clk or negedge reset_l) ？？
我用always @(posedge clk) 仿真不出来啊

tjzcl · 发表于 2012-11-17 20:13:18

回复 18# cyberly
这个只是同步和异步的差别而已

songzijian87 · 发表于 2012-11-21 19:44:40

本帖最后由 songzijian87 于 2012-11-21 19:47 编辑

回复 14# qiudanyi1

其实计数器就是状态机的一种。我觉得不是这个问题引起的

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