SERDES设计中的问题：关于PhaseNoise和Jitter

wuzl423 · 发表于 2012-8-22 10:35:01

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在SerDes设计中，Transmitter中有PLL和driver，PLL设计中，我们经常拿出Phasenoise的指标。
一直比较困惑PhaseNoise如何精确地折算到Transmitter的TIE rms jitter上，比如在USB3.0的设计，PLL带宽设计为500K，假如RX的jitter Transfer Funcitons的带宽为10M，于是在设计中我们比较关注10M以上的PhaseNoise对Transmitter的影响，假如PLL输出频率为5G时间，PhaseNoise = 85db @ 1M，如何折算到Transmitter的TIE rms Jitter？

wuzl423 · 发表于 2012-8-23 09:12:56

自己顶起！求大侠。

wuzl423 · 发表于 2012-8-23 09:34:39

再说明一点，因为做的同类电路已经流片，在测试中有一个结果：在改变VCO的KVCO时，PhaseNoise从85dB @ 1M 改善到89dB @ 1M ，此时测试出的Transmitter 输出的TIE rms jitter 改善了0.4ps，折算到peak-peak jitter 为5.6ps

wuzl423 · 发表于 2012-8-23 21:15:19

我再顶，坛子里没人做SERDES吗

myoklover · 发表于 2012-8-24 21:33:02

这两个折算简单说可以用维纳-辛钦定理转换，具体还是建议你去查查资料。不过工程上，只要知道大概关系就行了，没必要精确折算。多问一句，你们USB 3.0 PHY 做好了没有？

wuzl423 · 发表于 2012-8-24 22:32:15

回复 5# myoklover

谢谢你的答复，看了一些这方面的东西，虽然是做工程的，但有时还是喜欢较真下。
关于你说的问题，有兴趣的话可以私聊哈。
多谢了。

andy2000a · 发表于 2012-8-25 08:27:32

請問下目前 usb3 serdes 內是如何 data recovery ? 早期 usb2 有些些是480m 升 pll clock
那現在 usb3 都到 5ghz , 可是另類 cdr是 multi phase sample,
如果要 recovery 非同步的 usb3 5ghz , 那不是要很多條 5ghz 去 sample ??
跑一堆 5ghz 會不會有 clock skew問提?? 有沒有 serdes phy 論文可看看 ??

另外問下 pll 5ghz 還使用 ring osc 方試當pll vco嗎?

wuzl423 · 发表于 2012-8-26 12:34:05

回复 7# andy2000a

谢谢关注，有兴趣的加QQ互相学习。我资料里有QQ

Jiken · 发表于 2012-11-28 22:30:02

回复 1# wuzl423

哈哈！这个PN一般不都是在你仿真出来的时候通过在带内或者带外积分折算到输出clock的jitter的吗？然后在加上datapath和driver最后才能得到transmitter的输出jitter吗？其实仿真是准确的只是run出来的结果和实际片子回来测到的结果会差别的！哈哈我也刚开始做serdes！大家可以一起来研究一下。

暴君 · 发表于 2012-11-29 14:58:25

LZ做CDR的?这个要辛嵌定理折算~

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