icc请教问题

kobefly225

ICC  read_verilog报错，读不成功，我检查啦，netlist语法没问题啊，不同的代码都是报这种错，报的单元在库里面都有啊
望大侠们分析下可能的原因，解答一下哈 谢谢！！！

*****  Verilog HDL translation! *****

*****    Start Pass 1 *****
Begin loading DB for bus info.
End of loading DB for bus info.Elapsed =    0:00:00, CPU =    0:00:00
Compiling source file /home/SYN/DC/output/tt.v

*****  Pass 1 Complete *****
Elapsed =    0:00:00, CPU =    0:00:00

*****  Verilog HDL translation! *****

*****    Start Pass 2 *****
Compiling source file /home/SYN/DC/output/tt.v
Error:   /home/SYN/DC/output/tt.v:10:  module BUFX4 is not defined.
(VER-500)
Error: Module 'BUFX4' is not defined.  (MWNL-297)
Error: /home/SYN/DC/output/tt.v:10: ERROR: near line 10: Port connection failed.
(VER-500)
hdlCleanupDBLibrary:

Error: Verilog parser cannot parse the /home/SYN/DC/output/tt.v source file. (MWNL-047)
Permission denied

陈涛

库读入正确吗？

kobefly225

回复 2# 陈涛


   #> list_libs时报：
Logical Libraries:
-------------------------------------------------------------------------
Library        File            Path
-------        ----            ----
  standard.sldb    standard.sldb        /usr/synopsys/ICC-2009.06-SP5/libraries/syn
1
说明std_cell的库没link进去，读代码时加-dirty_netlist选项能读进去，但是无法继续往下做，并报：
Warning: Cell 'CLKINVXL.CEL' is created for undefined module 'CLKINVXL'. (MWNL-294) （read_verilog *.v -dirty_netlist）

为什么std_cell的库读不进去呢，link_library  target_library 都设置啦 纳闷呢

icfbicfb

加 * ，大哥，

set  link_library  { *  std.db  io.db memory.db}

你的mw reference library 正确么

kobefly225

回复 4# icfbicfb


    那些设置都是对的啊 哎 还得再研究研究咯

icfbicfb

不可能把，

你read_db  看看 ，std cell db能否读入

kobefly225

回复 6# icfbicfb


    read_db是可以的，目前初步估计是单元库的milkyway数据库不对，因为我起icc图形界面看std_cell时，根本就看不到什么，cell列表里面没有任何东西，但是在CEL目录下可以看到一些文件

file:///home/panda/Desktop/Screenshot.jpg

icfbicfb

选show all views，

一般是cel view不一一定有的， FRAM view是必须有，

是 SMIC18  sc-x library么

kobefly225

回复 8# icfbicfb


    FRAM 和CEL都不行 smic18 sc library
应该是milkyway的问题！！！

icfbicfb

如果是sc-x SMIC18 library，   用了很多年了，没啥问题的

你用milkyway 看看