（别的论坛转过来的）分享下10月份面试ST和MTK关于版图方面的问题

ITITIT · 发表于 2013-10-16 20:25:07

谢谢分享

ITITIT · 发表于 2013-10-16 20:26:13

谢谢分享

beckdavid · 发表于 2013-10-17 08:31:21

挺有深度的

yiluqing · 发表于 2014-1-18 17:32:40

好好看看

dabing · 发表于 2014-1-20 16:17:41

回复 1# tuohong
说说个人的一点看法
1.Latch-up正反馈回路的原理介绍首先还是应该画出scr（PNPN）的结构图，分析rnwell电阻以及psub 电阻的情况以及如何减小他们的影响，如何减小横向NPN的beta（纵向pnp 的beta layout无法改变）。
我觉得原理可能理解起来容易，但是实际当中的latchup确实很复杂的，所以如何应用原理去分析具体的案例是非常重要的。

2.电源（power）与阱连接时要用NSD过渡是为了减小寄生电阻形成欧姆接触，为什么要减小寄生电阻
看了同学们说的IR的问题，这个我不是很懂，没有做过数字的东西，不了解，但是对应到问题1，分析latchup的原理，就很清楚为什么要减少这个nwell电阻
另外，如果电源和well的连接没有N+imp，那不是形成了肖特基diode？

3.使用那些方法使得版图面积最小化
1.对于规则尽量采用最小的，
2.metal布线充分利用，包括poly走线
3.能够合并的端头尽量合并，比如连接到电源和地的source

4.ERC验证都有那些常见问题，你是怎么解决的
1.最常见的就是softconnect，确实没总结过，具体问题具体分析。最重要是知道原理，sconnect是单向传递节点信息
2.floating的metal（一般fab不提供，需要自己添加）

5.版图中都有哪些层次，按照工艺步骤列举出来
单well工艺：nwell--》active--》poly--》N+/P+ imp--》cont--》metal1

6.IC Layout Design流程
这个各个公司应该也有自己的flow，但是基本应该是基于先布局，再布线，版图验证，如果要求post simulation，那么应该在加LPE，如果有问题再调整走线（个人观点哈）

7.如果ADC版图画完后跑验证时老是有问题，怎么办
这个问题不知道是什么问题，验证（lvs|drc）？post simulation（寄生参数抽取网表问题）？寄生参数影响？寄生参数不matching？所以不清楚如何解决

8.介绍自对准工艺
结合Q5，可以做相应的回答

9.Bicmos工艺流程
结合Q5，增加BJT的内容就可以了，这个《模拟版图的艺术》中有很详细的描述

10.分别介绍ESD的几种model，并说明哪些model原理可以归为一类
HBM/MM/CDM，这几种model都有拓扑图。不明白这个问题是想问什么问题，只是说有几种model，这个有何意义。

11.带隙基准里面哪些模块是最重要的，你是怎么处理的
需要画出电路图进行说明，最基本的就是BJT的matching，电流镜的matching，电阻的matching

12.ADC中哪些是噪声源，哪些是敏感源，你是怎样布局各个模块的，为什么要这么布局
这个应该也要结合自己的项目来说明，delta-sigma，SAR-adc？注意开关电路和信号流，电阻/电容的matching，太笼统了，结合实际分析一个就可以了，我是这么认为的

水啁啾 · 发表于 2014-5-9 11:29:50

继续学习

enian · 发表于 2014-6-27 04:17:26

速度开大跳大

骆驼草上飞 · 发表于 2014-7-4 22:02:41

学习了

巍峨山 · 发表于 2015-3-31 15:12:23

讲的非常好

cyd123 · 发表于 2015-10-20 10:51:17

很有用，谢谢分享

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