求助：用VCS跑Systemverilog代码时，在makefile文件中的一个指令不懂

gglight · 发表于 2011-7-15 13:55:24

我也学习了

llh1119 · 发表于 2011-7-22 19:30:42

学习了！

xuhuan0612 · 发表于 2012-8-14 10:28:51

ou ye bu dong ya

mikiahmikiah · 发表于 2012-8-14 15:19:09

是啊，看vcs文档就全知道了

jackychan2010 · 发表于 2012-8-20 20:55:52

近来需要学习makefile

wangzhiyong012 · 发表于 2013-5-31 20:07:13

楼主你好，能不能给我发一个makefile模板，我刚开始学！谢谢！
wangzhiyong0225@126.com

sherry_001 · 发表于 2013-6-4 16:52:19

不懂～

jeffej · 发表于 2015-11-17 22:22:21

just VCS !!!

lw2015 · 发表于 2015-11-18 09:41:27

谢谢楼主发帖帮助大家。

lw2015 · 发表于 2015-11-18 09:42:38

楼主发帖谢谢楼主对大家的帮助，楼主辛苦了

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