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查看: 4628|回复: 7

[讨论] 关于6T SRAM的verilog建模

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发表于 2016-3-5 11:39:33 | 显示全部楼层 |阅读模式

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求大师讲讲对特殊SRAM IO的处理:

SRAMA

SRAMA



图中的BL双向口信号怎样去建模呢?用tranif1?
还有下方的WR信号,是用边沿还是电平?若是边沿是上升沿还是下降沿呢?

更复杂一点的呢:

SRAMB

SRAMB



希望多多指点
 楼主| 发表于 2016-3-6 17:46:08 | 显示全部楼层
没人光顾,自己顶一下
 楼主| 发表于 2016-3-6 21:15:17 | 显示全部楼层
本帖最后由 quantumdot 于 2016-3-6 21:18 编辑

QQ截图20160306211747.png





  1. module SRAM ( Y, Yn, BL, BLn, CS, DATA, RESET, WR );

  2.   inout BL, BLn;
  3.   input CS, WR, RESET, DATA;
  4.   output Y, Yn;

  5. reg cache;

  6. tranif1 u1(BL,Y,CS),
  7.         u2(BLn,Yn,CS);
  8. buf (weak1,weak0) u3(Y,Y);
  9. buf (weak1,weak0) u4(Yn,Yn);

  10. assign Y=cache;
  11. assign Yn=~cache;

  12. always@(RESET or WR or CS)
  13. begin
  14.         if(RESET)
  15.           cache<=0;
  16.         else if(WR==1'b1&&CS==1'b0)
  17.           cache<=DATA;
  18.         else if(CS==1'b1&&WR==1'b0)
  19.           cache<=BL;
  20. end

  21. endmodule



复制代码

该代码已通过行为仿真
发表于 2016-12-13 16:14:22 | 显示全部楼层
感谢楼主的无私行为。
发表于 2017-10-29 13:58:23 | 显示全部楼层
谢谢分享!!
发表于 2018-8-29 10:40:00 | 显示全部楼层
这个SRAM存储单元做仿真时testbench的输入怎么给啊???
发表于 2018-10-11 22:47:07 | 显示全部楼层
好强大
发表于 2019-12-5 13:39:40 | 显示全部楼层
看电路,感觉好厉害哦
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