小白提问 关于数字后端的一些问题

letworldsee

本人纯小白一枚，刚转行进入数字ic行业，提出的问题可能有些弱智，还希望各位大哥可以耐心解答 谢谢在PR过程中有以下几个问题，想请教一下：
1、ICC导出用于LVS的网表和DC导出的网表有什么区别 我打开网表看发现个别模块的输入输出引脚有增多或是减少 是否可以理解为 经过ICC之后 为了布局布线优化 从而对子模块进行了重新的划分（纯猜测）
2、实验室使用的工艺是0.35um 想请问一下这种工艺下 互连线的延迟是否可以基本忽略 后仿能否不提取寄生参数反标到网表 而是直接用icc导出的网表进行仿真分析
3、实验室之前是做模拟电路的，我看数字ic设计流程中，在PR之后本应该提取寄生参数反标到网表，然后用modelsim或者其他数字仿真软件进行后仿，但是老师让我直接把网表导入cadence后用spectre仿真（激励信号比较简单，就是简单的方波信号，调用模拟库中的cell产生），据我了解这是个模拟仿真器（老师也不太了解数字ic设计流程，我的电路是纯数字电路），想请问这样的操作是否合理？仿真的结果是否具有参考性？
4、在电源规划中，对strap的作用一直不是很理解 看书上说是把电源和地连接到core内部 但是电源和地轨（rail）不是已经给标准单元供电了，是否可以理解为strap的作用是以下两点：1、给内部macro供电 2、减小IR-Drop  那么如果我的设计中没有macro，且IR-Drop又符合要求，是否可以不放置strap，以节省布线资源

蔡斗

我也刚学后端，提点个人理解，不全面，可能也不准确。
1.ICC导出的网表和DC导出的网表一般是不同的。ICC中cts和timing/power opt都会改变网表组成，比如进行了insert buffer或者size up cell等操作。ICC导出的网表中，个别模块的引脚增多的一个原因是cts，时钟树会在这些模块中增加引脚。至于引脚减少的情况我没遇到过，也不知道原因。
2.还是要抽取寄生参数。在计算delay的时候，除了线延迟，应该还有cell delay。寄生电阻和电容会影响负载的计算，从而影响cell delay，更何况线延迟不一定能忽略。
3.用spectre做数字的后仿会很慢，电路规模大的话对内存和cpu要求也高。用vcs这些软件做数字电路后仿应该是门电路级的，而用spectre的话应该是晶体管级，我不确定仿真结果是否有参考性。我之前遇到过一个震荡电路，无法在vcs上仿真，就是用的spectre。
4.我赞同你的看法，你的设计中可以不用strap。rail上会连接大量标准单元，必然会引起IR-drop。但是如果设计中没有macro，并且你确认了目前的IR-drop下，仍符合你的设计要求的话，应该可以不用strap。前提是当前的IR-drop确实符合要求。

letworldsee

回复 2# 蔡斗


   真心感谢你的耐心解答！谢谢！

9441575

strap是给rail供电的，即使不使用power straps给rail供电也需要用power ring 给rail供电。否则你可以想一想你rail的电是哪里来的。

9441575

当然straps或者rail的电是通过IOpad供入的，但是我到现在从来没有见到过IO pad直接给rail供电了，所以我觉得无论如何都需要straps或者ring

letworldsee

回复 5# 9441575
谢谢你的回答 我明白了另外还想请教几个问题：

1 icc导出的sdf文件和用StarRC提取出来的sdf文件区别在哪？是不是后者提取的更全面更准确？ 2  .35um工艺下连线延迟相比于单元延迟应该很小，能否直接用icc导出的sdf文件反标到网表进行时序仿真？另外还发现一点，厂家给的库里连icc用于计算互连线的.tluplus寄生参数文件都没给，个人猜想该工艺下连线延迟是不是基本可以忽略？ 因为项目很急，StarRC、formality、PT这些都还没怎么学，所以就是想问一下在.35um工艺下PR之后的这些步骤能否简化 该工艺下连线的延迟是否可以基本忽略