请问如何用verilog实现一个迭代方程呀?

kinglihongyu · 发表于 2019-2-27 17:06:09

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请问各位verilog如何实现以下这个功能:
运算精度为32比特,其中符号位1比特，整数部分9比特，小数部分23比特。迭代方程组如下:
x(i+1)=1-u*x(i)*x(i)
如果初值分别都知道,迭代次数也知道,如何用verilog实现?我拿到后想来好久,都不知道怎么办,请大家多帮忙.万分感谢

A1985 · 发表于 2019-2-27 18:24:06

要么 :全组合逻辑
always @(*) begin
for(int i=0;i<iterator;++i)
x(i+1) =1-u*x(i)*x(i)
end
要么 :pipeline
迭代几次，寄存器。

cintasayang · 发表于 2019-2-27 21:48:44

thanks

lovelaner · 发表于 2019-2-28 06:07:47

回复 2# A1985

这明明就是一个有记忆性的方程 x(n+1) 的值与前面x(n)的状态有关
原理上讲组合电路怎么实现？

普通ＡＳＩＣ的综合工具也不会理解这几段代码
ＸＩＬＩＮＸ的ＨＬＳ high level synthesis 会认识
但最后也会综合成时许电路

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