ise RAM IP 问题请教

iamsocute · 发表于 2019-2-26 10:37:15

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各位大佬好，
请问一下，我现在isim上仿真读写RAM没有问题，但是上板以后读数出来为0；

用的是分布式RAM，没有用.coe文件初始化，但是我看到说block RAM 和ROM比较需要初始化；

请问可能有什么其他原因，或者哪位碰到过类似情况的吗...

谢谢~

yifenglee97 · 发表于 2019-2-26 15:14:34

ram的话应该是不用初始化的，原因应该还是出现在读写控制部分

iamsocute · 发表于 2019-2-26 15:58:33

本帖最后由 iamsocute 于 2019-2-26 16:10 编辑

回复 2# yifenglee97

谢谢！
请问行为级仿真RAM读写没有问题，那读写控制逻辑应该没有问题，所以应该是综合出现的问题，可以这样理解吗？

yifenglee97 · 发表于 2019-2-26 17:06:38

不知道你上板之后是怎么查看读取的数据的，如果你是添加通信接口读到电脑上看的话，这样就可能是ram接口控制逻辑之外的地方出了问题。
要是直接从代码上看不出问题的话，可以使用chipscope抓取ram接口信号，看看是不是和仿真的时序一样，然后一级一级找信号出错的地方。

asic_service · 发表于 2019-2-26 17:12:01

RAM要先写入，才有正确数据读出的。
chipscope是个好方法。看看ce/we/addr/clk/wdata给对没有。

推荐个数字设计网课，12年工程师主讲：https://ke.qq.com/course/379407?tuin=64ce5e2a

xiaojia102003 · 发表于 2019-2-27 08:53:36

看看生成的ram ip的core有没有问题，比如输入寄存，输出寄存的勾是不是勾错了。
行为级仿真应该用生成的ram ip模型，不要用自己写的模型。

chindis · 发表于 2019-2-27 09:39:19

用的自带的仿真isim也就是ip模型应该不出问题，但是仿真有数据，上板没有数据这个很奇怪。强烈怀疑设计是不是有问题，读写时钟是一致的吗？还有就是你真的写入了没有？加个ila到设计里ram读写的位置，看看情况

gaurson · 发表于 2019-2-27 16:23:06

先看时钟复位吧，还有就是综合的结果对不对，别综合的时候把RAM都干掉了，那肯定读不出来数据。

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