12bit sar comparator gain 会设计多少

peterlin2010 · 发表于 2019-1-23 22:42:04

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如果要做12bit 一般比较器 gain 会设计多少? 好像多数看PAPER 最後选 3 stage 方式比较多, 前2 pre_amp 最後 latch . offset 这架构好像会 cancel 掉, 那是否 preamp INPUT MOS可选比较小 size ?

quantus · 发表于 2019-1-24 03:16:28

pre-amp一般2-10倍增益，latch本身的增益很大，上万很容易。我觉得12bit需要关注的是延时，MSS，和overdrive recovery

kok124 · 发表于 2019-1-25 09:58:10

PRE-AMP增益每级选2左右最优，速度较快，你要仿真一下latch的失调，这个是消不掉的，靠PRE-AMP增益消除，所以前级增益不能太低，还有kickback noise等多种因素

peterlin2010 · 发表于 2019-1-31 23:19:30

pre-amp一般2-10倍增益，latch本身的增益很大，上万很容易。我觉得12bit需要关注的是延时，MSS，和overdriv ...
quantus 发表于 2019-1-24 03:16

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请问 SAR ADC comp
3 stage , 2 preamp + latch

preamp use 20db .

间那消 offset "电容" 该选多少 ??

thank you

bayvoice · 发表于 2019-2-2 02:15:51

为什么不直接用 strong arm？12bit来说，noise，kick-back都不是问题。

quantus · 发表于 2019-2-7 15:53:28

回复 5# bayvoice

失调会是问题，用strongarm一般追求速度快所以管子都用得很小。如果不用失调校准，那么管子就要取很大，这样速度就下来了，另外kickback也会增加。

peterlin2010 · 发表于 2019-2-8 21:53:05

为什么不直接用 strong arm？12bit来说，noise，kick-back都不是问题。
bayvoice 发表于 2019-2-2 02:15

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是做ASIC 须要 10~2bit ADC ..一般 12BIT 流片後打个折还有 10BIT . sar ADC 使用的 comparator 藕合电容看到 '多少 p" ,
不知道考虑点是那来 .

bayvoice · 发表于 2019-2-12 01:13:07

回复 6# quantus

请问一下，失调是指linearity？还是offset？

bayvoice · 发表于 2019-2-12 01:19:34

回复 7# peterlin2010

sar ADC 使用的 comparator 藕合电容看到 '多少 p" , --- 你是指strong arm，Cin太大，attenuation大？

transistor7 · 发表于 2019-2-22 01:04:33

回复 1# peterlin2010

能问一下，你这个PPT在哪可以下？或者可以分享一下嘛？学习学习

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[讨论] 12bit sar comparator gain 会设计多少