vcs编译system verilog 出现了一个问题

lalala. · 发表于 2019-1-6 01:00:23

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System verilog keyword 'endpackage' is not expected to be used in this context.

不知道是什么原因

e_epsh · 发表于 2019-1-6 11:22:12

说明include进来的文件有问题，可能是少了endclass/end/endtask/endfunction

lalala. · 发表于 2019-1-6 13:54:28

回复 2# e_epsh 谢谢

g1241894908 · 发表于 2023-8-1 11:07:32

e_epsh 发表于 2019-1-6 11:22
说明include进来的文件有问题，可能是少了endclass/end/endtask/endfunction

强！！！！傻看了半天，一点通

LB_Adams · 发表于 2023-9-7 08:26:33

e_epsh 发表于 2019-1-6 11:22
说明include进来的文件有问题，可能是少了endclass/end/endtask/endfunction

强懵比的看了半天

iNostory · 发表于 2023-9-10 20:49:46

最后一个`include文件可能有问题

[求助] vcs编译system verilog 出现了一个问题