综合后的形式化验证

董雷 · 发表于 2018-9-12 16:51:53

您需要登录才可以下载或查看，没有账号？注册

x

最近做一个adc的项目，dc综合总是有时序违背。老师说没关系，后面的布局布线会自动优化，让我不用管，直接做后面的formality（Verilog代码和门级网表），请问各位大佬这样有意义吗？总觉得dc综合时序违背会影响后面的formality，求指教

9441575 · 发表于 2018-9-12 17:25:16

形式验证只保证功能正确，timing的分析是靠STA，形式验证不能完成timing正确性的分析，他只证明了在timing正确的前提下，功能是正确的，所以你这种情况也是有意义的。

董雷 · 发表于 2018-9-13 14:23:47

回复 2# 9441575 关键是现在dc综合过后timing不正确啊

sogaside · 发表于 2020-10-15 13:37:30

看看

[求助] 综合后的形式化验证