Verilog基本电路设计之四（去抖滤波）

xiangpeis · 发表于 2016-9-29 16:07:50

http://www.eetimes.com/document.asp?doc_id=1202359

又搜到这个网页，感觉里面使用clk falling edge产生select signal的方法挺好。

杰克淡定 · 发表于 2016-9-29 16:58:09

回复 20# xiangpeis

1、你回复错了帖子，看起来你讨论的是时钟无缝切换。2、你仔细去看看无缝切换那篇，文字描述中第3点说的很清楚，如果你不用gating cell而是用“与”逻辑实现gating，则需要使用到注释掉的下降沿代码

风释怀 · 发表于 2016-9-30 09:45:19

这个应用会比较窄吧

xiangpeis · 发表于 2016-9-30 10:20:27

回复 22# 杰克淡定

抱歉，回复错帖子了。

又仔细看了看那个帖子，确实是这样，感谢楼主。

zqq624723237 · 发表于 2017-11-10 15:31:50

新手目前也只接触到了按键消抖，楼主的文章都看完了，需要时间慢慢消化。希望楼主能有新的干货分享给我们！

zqq624723237 · 发表于 2017-11-16 21:35:23

大佬能对同步复位和异步复位电路做个总结吗？赛灵思好像更推荐同步复位。

jackstrive · 发表于 2018-5-17 13:47:52

Thanks

leijing · 发表于 2018-9-11 11:33:20

回复 1# 杰克淡定

楼主在第二个always模块中只用到了signal_deb[3:1]，为什么不使用signal_deb[2:0]，也能达到相同的效果，还能少用一级DFF

杰克淡定 · 发表于 2018-9-11 14:08:55

回复 28# leijing

兼顾两级同步亚稳态的问题，一般这种情况下输入信号与时钟是异步的，具体取舍可以依据实际情况调整。

leijing · 发表于 2018-9-11 14:40:11

回复 29# 杰克淡定

确实有防止亚稳态传播的作用，但是signal_deb[0]也是可以使用的吧，因为它最后也会稳定到1（假设signal_i是高脉冲），特别是当signal_i信号高电平比较长的情况。

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