对于assign赋值出错的问题

taoqing · 发表于 2018-9-3 23:07:06

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语句是 assign SRAM_ADDR = oe ? iWR_ADDR : mADDR;
在下图1和图2的波形中，oe信号一直是高电平，也就是说输出端口SRAM_ADDR的数值会等于输入端口iWR_ADDR的地址，可是通过signal tapⅡ查看波形，并不是如此，

SRAM_ADDR和iWR_ADDR都是

20位的地址线，出现个别bit传输数据延迟（蓝色线地方），导致数据出错。刚学FPGA，不知这个是否就是时序的问题呢，请高人指点解惑？
图1.png

图1

图2

rosshardware · 发表于 2018-9-4 10:03:54

数据有传输延时是正常的啊，你不能直接用组逻辑进行数据采集，这里面是有竞争，冒险风险，你接受的时候，需要有随路时钟进行采集才行。

tao2000 · 发表于 2018-9-4 10:07:18

首先，这个是纯组合电路；然后，signal tap采集这个数据用的时钟是什么？
使用一个无关的时钟作为逻辑分析仪的时钟去采集另外一个时钟域的电路是一种常见错误，有可能会出现这种问题。

taoqing · 发表于 2018-9-4 14:12:07

回复 3# tao2000

感谢指点！以后我会注意您说的这个点。
我用的时钟是PLL倍频输出的100M时钟，也是该模块的主时钟，但iWR_ADDR是中外面FIFO读过来的数据，读FIFO用的读时钟是50M，不懂这样用signal tapⅡ看波形会不会不妥？

taoqing · 发表于 2018-9-4 14:28:25

本帖最后由 taoqing 于 2018-9-4 14:29 编辑

回复 2# rosshardware

感谢您的意见，那就是要改成时序逻辑，等于加了一级D触发器来打一拍了。

fhy420462303 · 发表于 2018-9-4 14:51:18

不应该用组合电路采集数据，还是用时序电路！
时序电路不只是加了一级D触发器来打一拍。
主要是时序要满足你的设计要求，尤其是读写MEM，因为有可能多读或者漏读数据。

rosshardware · 发表于 2018-9-4 16:29:37

回复 5# taoqing

如果是同步接口，需要你在接口两边都打拍，一个打拍输出，一个打拍输入接收，并按照同步时序进行STA约束

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