CMOS自我偏壓低電壓電流鏡設計問題

cityblues

想請問一下大家

有人知道這個電流鏡要怎麼設計嗎? (28nm)

要怎麼選取管子的 W, L

Vd,sat 及 Vds? 電阻值的設計是?

該如何設計可以使mismatch最小化?

還要能過所有的PVT

其中IREF是PTAT電流

謝謝了!

andyjackcao

   

想請問一下大家

有人知道這個電流鏡要怎麼設計嗎? (28nm)

要怎麼選取管子的 W, L

Vd,sat 及 V ...
cityblues 发表于 2018/8/25 16:42

                               
登录/注册后可看大图

Vy>= VTH+VOV=0.7V
Vx>=VTH+VOV+VS=0.9V
Vy-Vx=IR=0.2V   

假定I=20uA  R=10K

知道了偏置电流，根据I=1/2*u*W/L(VGS-VTH)^2,就可以把M1,M2,M3,M4的尺寸定下来

PVT都要过，
1），MOS的M1/M2的L要稍微大一些（4~6*Lmin）
输出的共模点，为什么定为0.5V，这样M3,M4的失配较大？

2），PTAT电流，为什么不采用带隙电流基准，PTAT随温度特性变化太大

3），电阻选择，根据工艺，选择温度系数好，压阻系数好，Corner变化小的电阻

。。。。。。。。。。。。。。。。。。。

cityblues

1)這是被訂死的 我也不想這麼低 設計目標就是這樣子
2)因為有些應用中 需要給別的電路PTAT電流
3)好的

感謝!

有些不理解的是 為啥輸出共模點 釘成0.5V M3 M4 mismatch會比較大? mismatch不是跟WL有關而已?

另有一點不解的是 這種疊接電流鏡 在甚麼情況下會運作得不好?

目前的主管說 不是 headroom不夠所以會運作得不好

我實在想不出來 難道是因為多加的疊接元件也會貢獻mismatch所以會運作得不好?

抑或是因為PVT的關係 在有些corner電流(vdsat)變化太大而導致電流鏡運作得不好?
謝謝