新人再次求助，最近在接触xilinx的KU系列板卡，用到了差分的时钟

ziven

不多说，直接上图，这种差分时钟以前在altera的FPGA上没使用过，第一次看到这样的时钟，难道是两个中间随便用一个？绑定到我的clk引脚上，现在这样报错了。请指教

菜鸟要飞

约束到FPGA的差分输入时钟管脚上，一一对应

谁枫而飘

使用原语

ziven

回复 2# 菜鸟要飞


   可以绑定，但是要如何使用呢，两个时钟，我只能使用一个作为filp-flop的时钟输入呀。网上说用clk_wiz的IPcore 也不清楚用这个IP来干嘛

ziven

回复 3# 谁枫而飘


   are you kidding me?

谁枫而飘

回复 5# ziven

why did you say so?为何不能用原语，用时钟IP核也可以

ziven

回复 6# 谁枫而飘


   原语的话，我应该怎么使用呢，下面是一段程序；不知道写的对不对
module top(
    input clk_n,
    input clk_p,
    input rst_n,
    output zzzz
);

   always @(posedge clk_n or negedge rst_n) // 这里用clk_n或者clk_p有影响吗
       if(!rst_n)
            zzzz <= 1'b0;
        else
               。。。。。。。。
endmodule

菜鸟要飞

回复 4# ziven


    进入FPGA后，可以用差分转单端原语IBUFGD&#8206;S

谁枫而飘

回复 7# ziven


   没有这样用过，但是如果这样用为什么要用差分时钟呢？差分时钟是为了稳定的，XILINX的IP核是可以设置输入为差分时钟的

谁枫而飘

IBUFGDS  clk_u
   (
   .I(clk_p),
   .IB(clk_n),
   .O(clk)
);