DC为何会优化掉我设计中的pad？

蜀山煌大仙 · 发表于 2018-5-15 23:15:15

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本帖最后由蜀山煌大仙于 2018-5-15 23:16 编辑

1、我已反复检查过我的设计，确认了被优化掉的pad的确与内核存在有效的数据通路，并通过了有关的前仿case的验证。2、在使用compile_ultra命令前，直接write_netlist，所有pad都存在。即mapping、optimization后，有些PAD就消失了。但相关的input、output信号仍然存在，只是优化成了直接连到了buffer上，再连接到内核中。
3、关于被优化掉的pad的一些细节：
设计有一组地址信号（input），在设计中对每一位的使用都是平等的。但某些位对应的pad就被优化掉了，有些位对应的pad则保留了下来。
4、我使用的compile_ultra命令中主要使用了以下选项（具体拼写可能不准确……）：
-gate_clock -no_sequential_output_inv -no_auto_ungroup -no_boundry_opt -timing_effort_high
我曾将-timing_effort_high（本来也是过时的选项）去掉后，一度没有了pad被优化掉的现象。以为解决了这个问题。但在之后的综合中，该问题又再次出现，真是咄咄怪事……

感谢各位大大帮忙分析！

494693243 · 发表于 2018-5-16 09:03:21

楼主，你解决了一定记得告诉我我也遇到同样的问题

ljianlin · 发表于 2018-5-16 11:11:02

回复 1# 蜀山煌大仙

综合用的constraint里面把所有pad 设成 dont_touch试试
set_dont_touch ...

494693243 · 发表于 2018-5-16 14:04:03

回复 3# ljianlin

设置成dont touch 肯定就不会优化掉的，我想知道的是： rtl 中已经使用的是相应的 lib 中的PAD对应的cell 了，那为何做DC 时，还会被优化掉

ljianlin · 发表于 2018-5-16 14:13:40

本帖最后由 ljianlin 于 2018-5-16 14:15 编辑

回复 4# 494693243

rtl里面你再怎么设，对dc而言pad的逻辑功能就是一个buffer, dc不是AI, 并不会对pad区别对待，该优化掉的时候还是会优化掉，所以最好也最简单的就是set_dont_touch

xiaoyisimonguo · 发表于 2018-5-16 14:25:14

回复 5# ljianlin

thank you for reply, learnt a lot

494693243 · 发表于 2018-5-16 19:33:34

回复 5# ljianlin

非常感谢，总算明白了

askao · 发表于 2018-7-12 08:30:52

加dont touch属性

leadway1314 · 发表于 2018-7-15 21:09:25

会区别对待的吧，你看lib库里对pad应该有类型定义成pad类型的

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