systemverilog是否支持同名不同参数的方法重载或覆盖？

american007 · 发表于 2018-4-28 00:30:13

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本帖最后由 american007 于 2018-4-28 00:48 编辑

看了 SystemVerilog验证测试平台编写指南这本书，有个问题，
请教大家：systemverilog是否支持同名不同参数的方法重载或覆盖？

phoenixkyle · 发表于 2018-5-2 14:06:25

好像直接是不支持的，可以间接实现。通过class的parameter 参数传递实现class内部task的参数修改。sv2012里新添的说明吧

Apollo912 · 发表于 2018-5-5 22:49:29

回复 1# american007

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