calibre跑lvs时生成的netlist没有pmos

motofatfat · 发表于 2018-3-22 11:04:40

回复 17# pancrasMa

看起來像 nand + inv 一般說 and gate
lable 要選對 layer 放在正確位置才會有效果如 M1_TEXT 要放在 MET1 上
A1 位置看來錯了且左起第2和第3 poly 應該是 A1 和 A2 看起來像接一起
可以的話把 report 放上來 , 貼圖我看不清楚

pancrasMa · 发表于 2018-3-22 15:37:50

回复 21# motofatfat

好的，这是反相器lvs的report

report.zip (5.48 KB, 下载次数: 3 )

pancrasMa · 发表于 2018-3-22 15:43:32

回复 21# motofatfat

关于label，我反复查看过，没有问题。我之前画过55nm的同样的版图，drc和lvs都是一次过。我觉得这次主要的问题应该是在其他地方。

powerboy711 · 发表于 2018-3-22 20:22:27

lvs版图一个pin都没有找到比较奇怪啊！
你SUB和NWELL都没有加SP active contact和SN active contact，你加上在跑一下试试

pancrasMa · 发表于 2018-3-22 21:07:26

回复 23# pancrasMa

谢谢大家，但是目前我的问题还是没有解决。现在我觉得问题应该不在版图，所以我想问一下大家，如果版图正确，却无法通过lvs，会是哪些原因呢？calibre.lvs会有问题吗？还是PDK方面没装好？。。。

motofatfat · 发表于 2018-3-23 09:54:22

LVS 不通過就看 L [layout] V[verify tool ] 和 S [netlist] 哪一個有問題
3個都有問題就看以那一個為基準,調整其它的

motofatfat · 发表于 2018-3-23 10:03:19

6 ** missing port **                                     in on net: in
  7 ** missing port **                                     out on net: out
  8 ** missing port **                                     vdd on net: vdd
  9 ** missing port **                                     vss on net: vss
這表示打pin 的 layer 沒對準或是有 short 看一下有 .ext 的那個 report 有沒有寫出來

pancrasMa · 发表于 2018-3-24 19:30:53

回复 25# pancrasMa

这是layout综合出来的netlist

1045326029 · 发表于 2018-3-26 17:40:04

看情况是少区别层，工艺层次比较特殊，pdk应该可以对比出来差别

pancrasMa · 发表于 2018-3-26 20:13:24

回复 29# 1045326029

区别层是指什么呢？PDK怎么区别呢？求详细指教，感谢。

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