PLL产生12.8KHZ的时钟，输入是50MHZ

谁枫而飘 · 发表于 2018-3-20 10:33:28

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Error (15540): PLL "pll_controller_two:U_pll_controller_two|altpll:altpll_component|pll_controller_two_altpll:auto_generated|pll1" has counter C0 that uses cascade input, but no other counter cascades into counter C0
生成IP核的时候没有提示错误，编译的时候提示错误

YYFFLLMMNN · 发表于 2018-3-20 17:15:33

这么低的频率，FPGA里面的PLL一般范围是没这么宽的。
你再在手册里面看一看，看一下手册的输出范围。

谁枫而飘 · 发表于 2018-3-20 17:26:21

回复 2# YYFFLLMMNN

手册里面没有说明，这么低的频率是可以输出的，我找到了原因，原因是输入时钟，接入了2个PLL的输入端，

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