calibre跑lvs时生成的netlist没有pmos

pancrasMa · 发表于 2018-3-16 12:52:12

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本帖最后由 pancrasMa 于 2018-3-21 19:34 编辑

刚开始学习后仿真，画了一个反相器的版图，然后跑DRC,LVS。DRC没什么问题，但LVS老是不通过，打开RVE窗口显示layout的netlist只有nmos。一开始以为是版图画的有问题，但后面跑标准单元库的时候发现也只有nmos，没有pmos！萌新求助是不是哪里设置的不对，求大神指点，这个问题空扰我一整天了。我把calibre.lvs文件和版图、报错的截图已经发了上来，放在了后面的回复里，谢谢大家！

pancrasMa · 发表于 2018-3-16 16:28:32

回复 1# pancrasMa

求大神帮忙

note30933 · 发表于 2018-3-16 16:44:43

问题有分前端、后端、验证
前端部份检查网表是否有pmos
后端部份检查pmos是否少图层
验证部份检查是否有short、或是少port

pancrasMa · 发表于 2018-3-16 17:24:47

回复 3# note30933

问一下，什么是前端检查网表有没有pmos，是指lvs里input的layout netlist？

note30933 · 发表于 2018-3-16 17:52:38

是RD提供的netlist

pancrasMa · 发表于 2018-3-16 19:16:33

回复 5# note30933

能再问一下，RD是什么？谢谢了。我是用virtuoso画的版图，calibre跑的lvs。

maomao198477 · 发表于 2018-3-19 06:27:19

本帖最后由 maomao198477 于 2022-8-30 17:01 编辑

删除！！！！！！！

note30933 · 发表于 2018-3-19 10:08:30

RD是指前端的工程师

pancrasMa · 发表于 2018-3-19 21:13:41

回复 7# maomao198477

问题是简单，但困扰我很久了，公司里的师傅说他以前也没遇到过这种问题。因为我们公司也是第一次用28nm工艺，所以目前没人知道如何解决。求大神指点一下

motofatfat · 发表于 2018-3-20 09:57:04

有可能 layer 層有少或是沒對準 , 方便的話把 rule file 和 layer map 放上來看看

[求助] calibre跑lvs时生成的netlist没有pmos

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