PLL wafer 测试可行性。

lei6042 · 发表于 2018-2-11 09:50:42

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因为各种具体原因，PLL 无法封装测试，特来宝地咨询各位大侠wafer 测试的可行性。当然别无他求，也就看个基本功能，锁定，及输出频率了。
Fref=25~50M
Fout=800M， div到25M

有人做过类似工作吗？或有设么好的建议？
谢谢！

rayhardenne · 发表于 2018-2-11 14:32:04

bonding出来测就好了

huangniuniu · 发表于 2018-2-19 08:28:01

频率这么高，肯定不能BONDING出来，这个以前做wireless power translator做过，可以看一下patent,总体是降频率出来，但是和CLOCK不同的是，要测出PLL本身的一些特性，考虑拉出两路。

love1226 · 发表于 2018-2-27 09:48:38

降频或者LVDS输出

king0798 · 发表于 2018-2-27 10:18:42

降频输出呗

mpig09 · 发表于 2018-2-28 10:21:21

If Fout=800MHz and div to 25MHz to measure,
is there a probe pad in the chip?

If there is a probe pad for 25MHz, you can use an active probe to measure the clock.

mpig

lei6042 · 发表于 2018-3-7 09:41:26

回复 6# mpig09

有的，就是test pad for 25M

mpig09 · 发表于 2018-3-7 19:29:45

回复 7# lei6042

Good News for you.
mpig

[求助] PLL wafer 测试可行性。

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