检查一条被前级borrow了timing的latch到reg的时序，无法用derate

zenoone · 发表于 2018-3-1 14:29:45

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mem到latch的setup有问题，所以对这个latch borrow timing
然后再分析这个latch到reg的setup, clock上的derate设置是late 1.05, early 0.95，不过报告出来的情况是capture和launch上的clock都是0.95
以前都没注意过这个问题，不知是啥原因？用的是cadence的timing工具

zenoone · 发表于 2018-3-1 14:44:33

我的理解是在分析这个latch作为前一级的capture时已经设过0.95的derate,并且计算出了需要被借走多少timing
现在这个latch被当做launch了，它不可能同时又是1.05的derate，这样的话这个latch到底被借走多少timing就不确定了，latch作为前后两级路径bridge的真实时序应该是同步一致的，所以当这个latch有被借时序的情况发生时，分析它前后两级时序的时钟路径要一致derate

zenoone · 发表于 2018-3-1 14:48:58

做了个实验，把timing borrow关掉，果然derate就正常了，launch显示1.05， capture显示0.95

西山寺 · 发表于 2018-3-1 20:08:59

回复 3# zenoone

设置一下变量： set_global *early_late_latch*

zenoone · 发表于 2018-3-2 14:00:35

回复 4# 西山寺

谢谢！！找到这个变量了，16.21版本tempus应该是*latch_early_launch_edge*

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