dc综合怎样设置使得路径时序有区分度

allen102 · 发表于 2018-2-5 20:44:57

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求问DC综合时，有没有什么设置可以让整个电路综合出来的关键路径时序比较分散，有区分度，而不是那么平。就比如电路中十几条路径是20ns，而大部分路径是23ns

hennyjia · 发表于 2018-2-7 14:32:09

设path_group

allen102 · 发表于 2018-2-7 15:51:49

设path_group
hennyjia 发表于 2018-2-7 14:32

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这个不是会使电路综合的更好么，和我想要的是我相反的吧

拉普达 · 发表于 2018-2-7 17:58:57

给group path 加 -weight 试试

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