讨论：数字后端LVS是不是一个自己证明自己的问题。。。

13804576693 · 发表于 2018-1-8 14:53:30

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这些天做了一些数字后端的简单工作，随着了解的深入，发现了一个困扰我的问题。
先看后端的流程：综合》版图》提取网表，gds等文件》DRC》LVS。
接着问题就来了，做LVS的步骤，是用数字版图和该版图生成的网表文件（再转成CDL等格式）做对比，这不就是个自己对比自己的东西么（区别于模拟，模拟是自己先设计原理图，然后自己根据原理图画版图，将版图和原理图的网表做对比），文件转换的过程全是电脑软件自动完成的，如果不是大小写之类的问题，LVS应该是不会出现比对错误的吧？

我深深的困惑啊。。。。。。欢迎大家讨论啊

13804576693 · 发表于 2018-1-8 15:17:44

本帖最后由 13804576693 于 2018-1-8 15:19 编辑

希望各位大神反驳我啊，我真是越做越觉得这东西是糊弄鬼的啊

一定是我哪弄错了。。。。

hennyjia · 发表于 2018-1-8 16:14:13

是用数字版图和该版图生成的网表文件===》》》由版图提取的spice .v 跟又gate verilog转换的spice .v比较。

13804576693 · 发表于 2018-1-8 17:18:21

回复 3# hennyjia

gate verilog不就是encounter中版图生成后导出的么？

18345175021 · 发表于 2018-1-8 17:22:51

lvs主要是可以看到底层的一些东西，这些是PR工具做不到的

13804576693 · 发表于 2018-1-8 17:24:26

回复 5# 18345175021

底层的东西都是厂家给的基本单元，还会有问题么。。。。

18345175021 · 发表于 2018-1-8 18:59:16

回复 6# 13804576693

当然会有，比如说你放置了IO，但是PR工具是看不到IO内部结构的，有时候会从IO内部走线穿过，这样LVS就可以检查到short.

13804576693 · 发表于 2018-1-9 12:31:25

回复 7# 18345175021

io我没加我不知道……但是在自动布线的时候是会考虑标准单元内部走线的，不然标准单元内部输出输入是怎么接出来的……

并且在自动部线以后检查几何和连接都会分别检查出规则错误和连接错误。

18345175021 · 发表于 2018-1-9 13:34:29

回复 8# 13804576693

那是因为你的标准单元已经在LEF中定义了出PIN的位置，打开pin shape可以看到，不过也仅仅是M1以上，还有很多IP也是这样，如果有routinng blk不完整等情况是有可能发生走线横穿等情况的

13804576693 · 发表于 2018-1-9 14:13:31

回复 9# 18345175021

请问routing blk是……

另外可以继续帮我看看我有一篇lvs nst错误那篇帖子么，就是我改了大小写不识别，就没问题了那篇……搞不清原因心里总不安稳，因为要流片……谢了先

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