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查看: 2346|回复: 5

[求助] 多电压域设计时钟约束怎么写

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发表于 2018-1-3 19:56:55 | 显示全部楼层 |阅读模式

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多电压域设计时,系统共用一个时钟clk,想在高电压时钟周期设为1ns,低电压设为20ns,请问该怎么写时钟约束?求问各路大侠指点
发表于 2018-1-30 13:56:43 | 显示全部楼层
写两个sdc?
发表于 2018-1-30 14:12:36 | 显示全部楼层
回复 1# allen102


    你做的是block level吗, clock gen逻辑不在的模块内的话,可以if/else
    如果是clock gen逻辑在的话,要看时钟逻辑是怎么样的了,有没有mux
 楼主| 发表于 2018-2-5 20:39:42 | 显示全部楼层
 楼主| 发表于 2018-2-5 20:41:00 | 显示全部楼层


回复  allen102


    你做的是block level吗, clock gen逻辑不在的模块内的话,可以if/else
    如果 ...
sdlyyuxi 发表于 2018-1-30 14:12



做的是block level,但是不知道怎么去写约束,大神求指导
发表于 2018-2-6 09:00:16 | 显示全部楼层
回复 5# allen102


    这种时钟频率的切换或者寄存器配置应该是在Top上做的,那block level可以自己定义变量诸如HV/LV,HV的时候按照高压的signoff frequency来create clock; LV的时候按照低压的sighoff频率来create clock; 这样有一点也不太好,就是scenario也就比较多,不知道其他人有没有其他好的办法吧。
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