Layout中ESD，SAB层次覆盖住I/O的驱动级MOS是否降低其驱动强度？

宴雨淋淅 · 发表于 2017-8-7 18:02:22

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   在设计Standard I/O时，为增强ESD特性而添加SAB(Salicide block)及ESD(ESD implant)层，在具体Layout设计中，若将SAB层覆盖住NMOS驱动管栅级（如Layout2），是否会大幅降低其驱动强度？

PS: Schematic为简易driver IO示意图，图中PMOS/NMOS为大尺寸驱动管。
   图1中layout是比较常见的画法仅覆盖MOS管drain端,增加drain端电阻，改善ESD特性;
   图2layout，与图1相比，SAB层除覆盖drain端外，同时覆盖gate, source端，且两图均满足DRC，LVS.

（本人设计的驱动I/O前后仿真正常，  layout如图2;  现测试结果显示输出波形上升时间与仿真一致，而下降时间很长，与仿真值相差近10倍，测试频率为10MHz，现怀疑是以上所述问题，还请大家指点）

jueduilk · 发表于 2017-8-8 15:14:21

小白发表一下观点：图二NMOS gate上覆盖SAB，相当于在栅极加了一个电阻，NMOS管响应时间增加，仿真相差10倍，看来去硅化这个电阻影响不小。

宴雨淋淅 · 发表于 2017-8-8 17:21:15

回复 2# jueduilk

感谢回答，从PDK 中电阻模型来看，silicide/un_silicide ploy电阻，其方阻相差20倍左右。

前仿真无法cover住图2中由于SAB drain端引入的电阻，gate端引入电阻。
后仿真与前仿真几乎一致，无明显差异，且图1与图2 的后仿真结果一致，说明提取寄生参数无法corver 整个版图信息。