如何在FPGA工程内保护自己的源代码？

vitohong · 发表于 2017-12-23 22:17:16

你可以換個方式，synplify 上如果可以編碼，也可以達到你的要求，但是應該會產生edf

zhangbinsniper · 发表于 2017-12-24 20:24:02

提供加密的综合网表即可

tezhong · 发表于 2017-12-25 09:54:51

回复 12# zhangbinsniper

请教一下，应该用什么方式加密呢？加密后的文件还得能用vivado综合……

tezhong · 发表于 2017-12-25 09:55:46

回复 11# vitohong

ydfq128 · 发表于 2017-12-25 19:23:36

可以像altera一样，在IP中加一个定时器，2小时后失效那种，然后生成网表

fimwest · 发表于 2017-12-25 20:31:37

我所知的就综合成edf文件，也就是网表文件。但是如果真有能够通过网表推回verilog代码的工具，那估计也不保密了。但是我不知道是否有这种工具。。。

chris2017 · 发表于 2017-12-25 23:16:05

回复 13# tezhong

采用IEEE P1735标准，vivado提供了相应功能，需要对应的License才能开启该功能

tezhong · 发表于 2017-12-26 14:08:15

回复 17# chris2017

好像是这样的，谢谢兄弟！
https://forums.xilinx.com/t5/Design-Entry/What-is-Xilinx-s-public-key-for-IEEE-P1735-encryption/m-p/526697

tezhong · 发表于 2017-12-26 14:12:07

回复 10# chris2017

您是说您这边可以提供vivado IEEE P1735 encrypt v2 license吗？
请问一下，大概会如何合作呢？

chris2017 · 发表于 2017-12-26 21:20:18

回复 19# tezhong

可以发邮件给我 fpgaip@163.com，或告之你的邮箱

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