IC6 用XL出来的版图如何保持hierarchy结构？

13728688465 · 发表于 2017-11-16 11:44:30

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IC6 用XL出来的版图如何保持hierarchy结构？有大神指导吗？就是希望调出来的器件不是打散的，那些INV，门电路还是保持一个cell。

mangoch · 发表于 2017-11-16 11:57:11

论坛有人问过类似的问题，找找

13728688465 · 发表于 2017-11-16 12:12:26

回复 2# mangoch

真的找过了，但没有发现解决的方法。。有一个是说

Connectivity→Update→Source-Define Connectivity Reference

roro_mm · 发表于 2017-11-16 15:02:15

其实没有听懂。不是streamout 会保留hierarchy结构吗？
还是想保留链接关系。

firewolf223 · 发表于 2017-11-17 13:05:15

是需要你把stdcell 的lib link 进去的

13728688465 · 发表于 2017-11-17 13:50:56

回复 4# roro_mm

不是。。我想问的是从原理图按XL功能，版图直接可以生成器件。但是调出来的器件都是打散的，没有层次结构。就是一个原理图顶层，调出来的管子全部都是以一个mos的结构调出来。但是我希望是每个cell这样生成出来。。

13728688465 · 发表于 2017-11-17 13:52:26

回复 5# firewolf223

如何link进去？没有选项是直接生成cell的吗？我以前用的工具是可以的。。每个模块都是一个cell

anna83 · 发表于 2017-11-22 13:08:17

你需要hier的CELL版图得存在，然后这些CELL的sch与layout要对应。

roro_mm · 发表于 2017-11-22 16:59:55

你需要hier的CELL版图得存在，然后这些CELL的sch与layout要对应。
anna83 发表于 2017-11-22 13:08

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对，Layout XL是hier查找版图，如果inv这级没有layout就调下一级。

genehuang · 发表于 2017-11-26 09:15:08

mark一下，好像只能从底往上一层一层的来，看能解决不

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