求助大佬，sv验证

WDZ5191

sv验证初学者，在module中定义三个task，在第三个task中要求前两个task的ready信号变低便停止仿真，该怎么设计？

gaurson

是两个task的ready同时变低还是一前一后以最后一个为准？

WDZ5191

回复 2# gaurson


   一前一后，以后一个为准

gavin9520

回复 3# WDZ5191

可以在该task中使用@(negedge sencond_signal_negedge);
在main_phase中，该task完成后进入seq_item_port.item_done();
这样就可以实现。