vcs编译UVM库的问题

似水如烟

在编译环境中，makefile脚本如下：
all: clean comp run
clean:

-rm –rf DVEfiles inter.vpd simv* *.log
comp:

vcs –sverilog –debug_all –timescale=1ns/1ns –l comp.log \

${UVM_HOME}/src/dpi/uvm_dpi.cc –CFLAGS –DVCS \

-f filelist.f
run:

./simv –gui +UVM_NO_RELNOTES –l run.log
filelist.f内容如下：
+incdir+${UVM_HOME}/src
+incdir+${PWD}/src
${UVM_HOME}/src/uvm_pkg.sv
${DUT_SRC}
${TESTBENCH}

在编译过程中，可以看到uvm库中的文件确实被编译了，但在首次遇到自己写的文件时，eg：class my_transaction extends uvm_sequence_item，会报“uvm_sequence_item”语法错，感觉uvm的库虽然被编译了，但没有起到作用。不知道哪里错了？

但一下的脚本却可以正常进行：
all: clean comp run
clean:

-rm –rf DVEfiles inter.vpd simv* *.log
comp:

vcs –sverilog –debug_all –timescale=1ns/1ns –l comp.log \

-ntb_opts uvm-1.1\

-f filelist.f
run:

./simv –gui +UVM_NO_RELNOTES –l run.log
filelist.f内容如下：
+incdir+${PWD}/src
${DUT_SRC}
${TESTBENCH}
编译后的log，可以看到，直接采用的就是vcs安装目录下自带的uvm-1.1的库。


哪位大虾给看看，问题到底出在哪儿了

qyxu1979

你没include吧

似水如烟

回复 2# qyxu1979
加入是因为没有include的原因，但为什么上面的那种方式报错，而下面的确实正确的

nativeda

vcs user guide -- Using SystemVerilog -- Using UVM with VCS -- Compiling the External UVM Library

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