DFT mix edges的问题

武也锋

各位大神，小弟搞DFT没多久。。。一直有个疑惑关于DFT创建的clock和mix edge的问题！希望大神们帮帮忙啊

1. 为什么DFT创建的clock是咱空比小于50%的？
2. 为什么在穿chain的时候，正边沿在前负边沿在后的时候中间要插个latch？

希望大神们具体点，小弟基础不好啊！最好能给出UG或者UM的原文。

谢谢啦！！！

fleeflower

不加latch的时序波形：

加之后的波形：

郝鑫_IC民工

请参考如下的DFT ug，你所问的问题，都可以问答 eetop.cn_DFT_Compiler_User_Guide_Ver_I-2013.12-SP2.pdf (4.04 MB, 下载次数: 0 )

2017-8-15 14:13 上传

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DFT user guid

郝鑫_IC民工

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   关于latch，你直接在这个文档中搜索lock up latch，是为了hold timing

武也锋

回复 2# 郝鑫_IC民工


   谢谢回答，这个UG我也有。。但是它只是指明在不同的clock domain的时候，在相同的domain的不同有效沿没有说。希望还能帮我粘出来，可能我没看仔细。。   还有第一个问题，在什么地方有解释？

fleeflower

第一个没有明确的规定，其实50%也是可以的，不过默认是窄的。
第二个问题，是不是发生在前后两个寄存器是用test_clk不同时钟沿的？这样的话，建议画一次时序图就清楚了，其实第一个问题在这个情况下也能获得一定的解释，对时序有一定的帮助的，我这不方便画图，楼主可以试试。

武也锋

回复 5# fleeflower

第一个问题看来大伙儿都是这么说，那就没有疑问了。第二个问题，我在STA的书上看它的分析，并没有hold的问题，所以就迷惑了：我对有这个不是很懂
  

负边沿在前面的情况

  
负边沿在前面的情况

这个类似正边沿在前面的情况

这个类似正边沿在前面的情况

fleeflower

画图很麻烦，上传更麻烦，将就看一下。
可以看出来，由于结果比较是在固定的时刻，不加latch的情况下，相当于是少了一个dff的，整条scan_chain的长度就不对了。
latch可以解决此类问题。

lockup latch解决scan hold timming 问题时另一种分析。也是对的。

soc2012

关于第二个问题，我这样想的：
假设你的周期是20ns，占空比1/4，
launch clock正沿， 遇到了反沿的capture clock，那留给setup的检查时间就只有5ns，这可能会给后端timing closure带来难度，在capture寄存器前加一个latch，相当于延长了原来的launch-capture路径，对setup有好处。

武也锋

回复 9# soc2012


   我以前听到的说法也是你这样的，可是最近看到的都是说解决hold的。。。我STA不是很懂。所以就迷惑了