clock经过IBUFG之后，仿真出来没有值，是红线

scyshuier

外部clock先进入IBUFG,然后通过PLL出来，再经过BUFG出来，作为其他模块的时钟。
但是仿真的结果：IBUFG出来是一条红线，没有信号，去掉IBUFG以后又好了，pll能够输出，然后经过BUFG之后又没有值了，去掉BUFG行了。
感觉IBUFG、BUFG加了反而仿真不正确了。

谁枫而飘

如果没有记错的话，PLL内部本来就有BUFG

574920045

回复 1# scyshuier


    前提是你的PLL输入设置为nobuf！

scyshuier

回复 3# 574920045


    我去掉了IBUFG和BUFG，pll输入设置为global buffer，仿真和综合可以，
但是map的时候出现错误：This design contains a global buffer instance, <u06/clkout1_buf>, driving the net, <clk_net3>, that is driving the following (first 30) non-clock load pins.

574920045

回复 4# scyshuier


    真不知道你怎么连的，pll直接接输入全局时钟脚是没有问题的，自己加个ibufg，但是pll得设置nobuf啊！如果源语不熟，就直接接吧

scyshuier

回复 5# 574920045


    我是这么连的，好像是因为pll的输出只能作为时钟，clkout不能赋值给信号clk，输出到模块2。有什么办法可以把它输出到module2吗?
clk是作为data的同步时钟。