sdc约束文件到底该怎么确定

计日程功 · 发表于 2017-7-3 18:07:26

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想问一下没有人给订目标，verilog写好之后，那么复杂怎么确定uncertainty,clock_transition,max_transition,max_fanout，输入延时，输出延时,这写东西都需要设计者都自己一点一点的计算吗？本人小白，看到书中写的都是一个小模块，具体电路是那样的都能知道，但是复杂了之后，就混乱了

，哪位大神来解答一下

慢慢啃骨头 · 发表于 2017-7-4 08:28:39

先写一个脚本，跑跑看结果如何，再回头去调整脚本即可。

夏雨123 · 发表于 2017-7-4 09:01:00

同问.顶起来

wink1988 · 发表于 2017-7-4 11:16:59

sdc后端要自己负责的吗？不是前端搞定就好了？

计日程功 · 发表于 2017-7-5 15:33:55

回复 4# wink1988
请问，前端怎么确定的，我在做毕业设计，自己写好了Verilog，但是不知道怎么给它定义约束，谢谢！！！！！！！！！

[求助] sdc约束文件到底该怎么确定

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