数字ASIC前端与后端交接时，需要给出哪些信息

mysoul

除RTL级代码外，前端设计师还需要给出哪些信息，从哪里得知这些消息。现在导师要我告诉后端，时序约束应该怎么做，我不太明白，所以希望大家可以指点一下。如果可以的话，请告诉我前端与后端如何交接工作，或者说中间有哪些流程要走？

fleeflower

我不算有经验的，就我了解到的，前端至少要告诉后端综合时候用的多少频率时钟，余量是多少，这个对后端很重要。
期待高手的精确解答。

mysoul

回复 2# fleeflower

首先谢谢你的回复，你说的时钟是指主时钟的频率，还是说regsiter performance即电路实际能达到的最大速率？余量这个是不是指建立时间和保持时间的余量？我对时序这个了解的太少，你能不能说的详细一点，或者说推荐几篇资料让我可以详细了解一下前端需要完成那些工作

wythelin

一般來說，需要給三個東西
1. Netlist file, .v or .vhd
2. timing constraint file, .sdc
3. floor plan, 這部份好像還沒有標準檔案

orlye

你这不叫前后端交接。
RTL交给综合，两者一般都算前端。前端交给后端的东西一般不会包含RTL。
RTL交给综合，最基本的，需要告知：所有的时钟及时钟间的关系；输入、输出延迟相关信息；需要设置multiple cycle path、false path的地方；dont touch的地方；其它需要特殊处理的地方。

Timme

你前后都走一遍就知道了

tfpwl_lj

回复 1# mysoul


   看来你对数字ASIC设计的流程不太清楚,建议看看我的EETOP博客,http://www.eetop.cn/blog/html/30/1638430.html .另外,数字前端一般包括DC综合,布局布线才属于后端,而综合所需要的约束信息,比如时钟,版图面积,这些应该是在RTL设计之初就应该写在项目规格书里的.具体从RTL到综合需要哪些文件,在我博客今天更新的一篇里有介绍.如果有其他问题,请继续追问。

mysoul

回复 5# orlye

有没有好的文章或者书籍推荐的，我现在对这个东西很是困惑

mysoul

回复 7# tfpwl_lj


    谢谢你的指点，我一直以为前端昨晚RTL级代码就完了，我先看完你的博文，有问题再向你请教

tfpwl_lj

回复 9# mysoul


   嗯，有问问多多交流，我其实也是个菜鸟啦