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[求助] set_clock_latency的相关问题

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发表于 2017-5-6 12:20:48 | 显示全部楼层 |阅读模式

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我在dc综合的时候,用的是smic.18的库,set_clock_latency为0.2,周期设为20,为什么在看设计报告的时候那个20会加上0.2变成20.2,这样给setup可用的值就更加宽裕了,可是我觉得latency是对建立时间没有影响的。因为发射寄存器的时钟和接收寄存器的时钟同样有0.2的延迟。请教一下大家。 7B74ED3BE8CEAA65DB9D5239DB68477F.jpg
发表于 2017-5-6 13:51:37 | 显示全部楼层
letency是latency,delay是delay,因为setup是上一个周期的数给下个寄存器,所以是两个时钟沿间的检查,时钟从上个寄存器到你当前寄存器可能会有一段延迟,无形中就是两个沿中间的cycle增加了,理论上相对delay越大setup余量越大,但是hold余量越小
发表于 2017-5-8 09:26:52 | 显示全部楼层
Hi, 樓主,你是對的,在synthesis 階段,set_clock_latency 的確是對timing 沒有影響的
你的report_timing 裡面
capture timing path 加了0.2
launch timing path 上也加了 0.2,
发表于 2017-5-8 12:34:05 | 显示全部楼层
回复 2# 南宫恨


    delay应该是工具根据wire load model算出来的,这列设置的latency确实不影响时序对吧?
发表于 2017-5-8 14:06:45 | 显示全部楼层
回复 4# 河源皮

不影响
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