请教各位大神28nm layout的设计问题谢谢谢谢谢谢

willtonchan · 发表于 2017-2-21 16:13:05

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本帖最后由 willtonchan 于 2017-2-22 11:49 编辑

各位大神好，本人小白刚刚接触28nm工艺layout的设计。最近想先从反相器入手，所以就调用了SMIC 28nmPDK下的PMOS和NMOS版图，然后进行poly，metal1连线（包含打通孔），加标签。但是进行DRC时老是报两个关于poly的错误，错误的具体信息如下：Check GT_48 (((Poly NOT P2) NOT INSIDE (DG OR TG) must be rectangle or L-shape.
DRC doesn’t check FUSEMK1, NODMF, LOGO,INST and RFSRAM region.
Check GT_49 ((((Poly NOT P2) OUTSIDE (DG OR TG)) INTERACT AA)) must be rectangle.
DRC doesn’t check FUSEMK1 ， INST and RFSRAM region.
查阅了SMIC给的DRC rule文件，DG和TG分别为1.8V和2.5V的IO器件。P2为Poly trim slot。

我画的版图如下图所示，出现错误的地方也放大截图了。按照错误的信息来看，poly必须为矩形，这样的话是不是以为着MOS的沟道长度受限于通孔的最小尺寸。麻烦各位大神帮忙看一下，谢谢。

inv_layout

DRC_violation

fzu_physics · 发表于 2017-2-21 17:32:15

poly形状错了。
48的意思是除了TG和DG器件外，poly形状必须是矩形或者L形。
49的意思是除了TG和DG器件外，其他与act重叠的poly（mos或者mos cap），形状必须是矩形。

willtonchan · 发表于 2017-2-21 17:51:32

回复 2# fzu_physics

感谢你的回复。我发现这个错误后也对poly的形状进行了改变，但是老是会提示不是矩形的错误。因为NMOS和PMOS的poly相连后需要打通孔加标签，打了通孔就会使得poly形状不为矩形。因为我这张图的MOS沟道宽度为30nm，通孔最小边长为100nm，没法完全把通孔放在poly里面。

fzu_physics · 发表于 2017-2-22 08:59:50

回复 3# willtonchan

我也没接触过28nm的工艺，但是这样的限制，按我的理解是除了IO器件外，其他的mos栅长最小尺寸必须在能包裹cont，也就是你栅长太小了，要么加大栅长尺寸，要么加上额外的层使其能被辨别成IO器件。
不知道你那design rule里关于栅长是不是有这样的约束？